JPH01279330A - エラー処理方式 - Google Patents
エラー処理方式Info
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- JPH01279330A JPH01279330A JP63108922A JP10892288A JPH01279330A JP H01279330 A JPH01279330 A JP H01279330A JP 63108922 A JP63108922 A JP 63108922A JP 10892288 A JP10892288 A JP 10892288A JP H01279330 A JPH01279330 A JP H01279330A
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- Japan
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- 238000000034 method Methods 0.000 claims abstract description 53
- 230000010365 information processing Effects 0.000 claims description 16
- 238000003672 processing method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
-
- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、動作制御を行うソフトウェアが格納されてい
る主記憶とは別のデータ用メモリをアクセスでき、割り
込みに付随したプロセスを実行するための複数の動作レ
ベルを有し、割り込みによりプロセスの切替えを行うた
めの各動作レベルごとの汎用レジスタを一式ずつ持ち、
割り込みにより新しいレベルに移行するときは、現在処
理中のプロセス状態を保持するプロセス状態レジスタの
内容を該汎用レジスタに退避し、元のレベルに戻るとき
は、該汎用レジスタの内容で元のプロセスを再起動する
情報処理装置における、エラー処理方式に関するもので
あり、特に情報処理装置がデータ用メモリをアクセスし
た場合に発生したエラーの処理方式に関するものである
。
る主記憶とは別のデータ用メモリをアクセスでき、割り
込みに付随したプロセスを実行するための複数の動作レ
ベルを有し、割り込みによりプロセスの切替えを行うた
めの各動作レベルごとの汎用レジスタを一式ずつ持ち、
割り込みにより新しいレベルに移行するときは、現在処
理中のプロセス状態を保持するプロセス状態レジスタの
内容を該汎用レジスタに退避し、元のレベルに戻るとき
は、該汎用レジスタの内容で元のプロセスを再起動する
情報処理装置における、エラー処理方式に関するもので
あり、特に情報処理装置がデータ用メモリをアクセスし
た場合に発生したエラーの処理方式に関するものである
。
［従来の技術］
従来のこの種の情報処理装置におけるデータ用メモリア
クセスエラー時のエラー処理方式と、割り込みによるレ
ベルの変更処理について以下に述べる。
クセスエラー時のエラー処理方式と、割り込みによるレ
ベルの変更処理について以下に述べる。
従来の情報処理装置では、動作制御を行うソフトウェア
の格納された主記憶をアクセスしたときの訂正不能エラ
ー検出時には、情報処理装置の動作は停止してしまうが
、データ用メモリアクセス時のエラーを検出した場合は
、情報処理装置のノー−ドウエア／ファームウェアの制
御で、自動的に現行のソフトウェアの処理が中断し、例
外処理プログラムに移行する。
の格納された主記憶をアクセスしたときの訂正不能エラ
ー検出時には、情報処理装置の動作は停止してしまうが
、データ用メモリアクセス時のエラーを検出した場合は
、情報処理装置のノー−ドウエア／ファームウェアの制
御で、自動的に現行のソフトウェアの処理が中断し、例
外処理プログラムに移行する。
例外とは、プロセスをこれ以上絞りで動作出来ないと情
報処理装置自身が検出する条件のことであり、情報処理
装置のハードウェア／ファームウェアは上記データ用メ
モリアクセスエラーを検出すると、プロセスの継続に必
要なプロセス状態レジスタ等の情報を主記憶に退避した
あと、自動的に例外処理プログラムへ制御を渡し、所定
の例外処理が実行される。
報処理装置自身が検出する条件のことであり、情報処理
装置のハードウェア／ファームウェアは上記データ用メ
モリアクセスエラーを検出すると、プロセスの継続に必
要なプロセス状態レジスタ等の情報を主記憶に退避した
あと、自動的に例外処理プログラムへ制御を渡し、所定
の例外処理が実行される。
次に、割り込みによるレベルの変更処理について述べる
。上記情報処理装置には、割り込みに寸前したプロセス
が動作する複数の動作レベルがある。あるレベルで動作
中にそのレベルよりも高いレベルの割り込み要求を受付
けると、現在のプ１コセスを中断して、高いレベルで該
割り込みに対するプロセスを実行する。
。上記情報処理装置には、割り込みに寸前したプロセス
が動作する複数の動作レベルがある。あるレベルで動作
中にそのレベルよりも高いレベルの割り込み要求を受付
けると、現在のプ１コセスを中断して、高いレベルで該
割り込みに対するプロセスを実行する。
割り込みによるプロセスの切替えを行うために、内部に
各レベルごとの汎用レジスタ（ＧＲ）を−式ずつ持って
おり、割り込みによって新しいプロセスを始めるときに
は、現在処理中のプロセスの状態を該汎用レジスタに退
避し、新しいプロセスに必要なプロセス状態情報を主記
憶からプロセス状態レジスタに読み出す。又、元のプロ
セスに戻るときは、汎用レジスタの内容を読み出して再
起動する。以上が割り込みによるレベルの変更処理の概
要である。
各レベルごとの汎用レジスタ（ＧＲ）を−式ずつ持って
おり、割り込みによって新しいプロセスを始めるときに
は、現在処理中のプロセスの状態を該汎用レジスタに退
避し、新しいプロセスに必要なプロセス状態情報を主記
憶からプロセス状態レジスタに読み出す。又、元のプロ
セスに戻るときは、汎用レジスタの内容を読み出して再
起動する。以上が割り込みによるレベルの変更処理の概
要である。
［発明が解決しようとする課題］
上述の通り、従来のこの種の情報処理装置では、データ
用メモリアクセス時のエラー処理を検出したときは、ハ
ードウェア／ファームウェアの制御で自動的に例外処理
に移行してしまい、ソフトウェアが制御出来ないという
問題がある。ソフトウェア命令の格納されている主記憶
をアクセスしてエラーした場合は、情報処理装置のダウ
ンとして扱わざるをえないが、データ用メモリアクセス
時のエラーで、ソフトウェアの制御外で例外処理プログ
ラムに移行されてしまい、現行のプロセスが中断してし
まうという問題がある。
用メモリアクセス時のエラー処理を検出したときは、ハ
ードウェア／ファームウェアの制御で自動的に例外処理
に移行してしまい、ソフトウェアが制御出来ないという
問題がある。ソフトウェア命令の格納されている主記憶
をアクセスしてエラーした場合は、情報処理装置のダウ
ンとして扱わざるをえないが、データ用メモリアクセス
時のエラーで、ソフトウェアの制御外で例外処理プログ
ラムに移行されてしまい、現行のプロセスが中断してし
まうという問題がある。
［課題を解決するための手段］
本発明によるエラー処理方式は、動作制御を行うソフト
ウェアが格納されている主記憶とは別のデータ用メモリ
をアクセスでき、割り込みに（−１′随したプロセスを
実行するための複数の動作レベルを有し、割り込みによ
りプロセスの切替えを行うための、前記各動作レベルご
との汎用レジスタを一式ずつ持ち、割り込みにより新し
いレベルに移行するときは、現在処理中のプロセス状態
を保持するプロセス状態レジスタを該汎用レジスタに退
避し、元のレベルに戻るときは、該汎用レジスタの内容
で元のプロセスを再起動する情報処理装置において、 データ用メモリアクセスでのエラー発生時には、該エラ
ーをセットして、前記プロセス状態レジスタ書換え時、
及びソフトウェア命令によるクリアまで、該エラーをホ
ールドする前記プロセス状態レジスタ上のエラーフラグ
と、 該エラーフラグを判断することにより、前記データ用メ
モリアクセスエラーの処理を実行するソフトウェアのエ
ラー処理制御手段とを有することにより、 前記各動作レベル毎に、前記データ用メモリアクセスエ
ラーの情報を前記汎用レジスタ上に保持でき、且つソフ
トウェアの判断でエラー処理を実行できることを特徴と
する。
ウェアが格納されている主記憶とは別のデータ用メモリ
をアクセスでき、割り込みに（−１′随したプロセスを
実行するための複数の動作レベルを有し、割り込みによ
りプロセスの切替えを行うための、前記各動作レベルご
との汎用レジスタを一式ずつ持ち、割り込みにより新し
いレベルに移行するときは、現在処理中のプロセス状態
を保持するプロセス状態レジスタを該汎用レジスタに退
避し、元のレベルに戻るときは、該汎用レジスタの内容
で元のプロセスを再起動する情報処理装置において、 データ用メモリアクセスでのエラー発生時には、該エラ
ーをセットして、前記プロセス状態レジスタ書換え時、
及びソフトウェア命令によるクリアまで、該エラーをホ
ールドする前記プロセス状態レジスタ上のエラーフラグ
と、 該エラーフラグを判断することにより、前記データ用メ
モリアクセスエラーの処理を実行するソフトウェアのエ
ラー処理制御手段とを有することにより、 前記各動作レベル毎に、前記データ用メモリアクセスエ
ラーの情報を前記汎用レジスタ上に保持でき、且つソフ
トウェアの判断でエラー処理を実行できることを特徴と
する。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例によるエラー処理方式が適用
される情報処理装置の構成を示した図であり、且つ最も
顕著に表現したものである。この実施例では、プロセス
状態レジスタ（Ｐ’ＳＲ＞１０１上のエラーフラグ１０
２の値が、毎回のデータ用メモリアクセスによって塗り
がえられないように、エラーフラグ１０２の一段前にエ
ラーフリップフロップ（エラーＦ／Ｆ）１０６が設けら
れている。
される情報処理装置の構成を示した図であり、且つ最も
顕著に表現したものである。この実施例では、プロセス
状態レジスタ（Ｐ’ＳＲ＞１０１上のエラーフラグ１０
２の値が、毎回のデータ用メモリアクセスによって塗り
がえられないように、エラーフラグ１０２の一段前にエ
ラーフリップフロップ（エラーＦ／Ｆ）１０６が設けら
れている。
信号１１１は、データ用メモリアクセスエラー代表＜Ａ
ＣＣＥＳＳ ＥＲＲ）であり、エラー発生時に無条件
にエラーＦ／Ｆ１０６にセットされる。
ＣＣＥＳＳ ＥＲＲ）であり、エラー発生時に無条件
にエラーＦ／Ｆ１０６にセットされる。
データ用メモリアクセス命令は、そのアクセス終了時に
、常にエラーＦ／Ｆ１０６の出力をプロセス状態レジス
タ１０１上のエラーフラグ１０２にセットする。実際に
は、本ソフトウェア命令を解読したハードウェア／ファ
ームウェアの制御、即ちＰＳＲセット／リセット制御部
１０３の制御で、エラーＦ／Ｆ出カセット榮件信号（Ｆ
ＬＧＳ’ｒ”）１１２を論理” １ ”レベルとするこ
とにより、エラーＦ／ ｒ” １０６の出力が論理“１
”レベルのときは、アンドゲート１０７の出力が論理“
１”レベルとなり、プロセス状態レジスタ１０１上のエ
ラーフラグ１０２が論理“１″レベルにセットされる。
、常にエラーＦ／Ｆ１０６の出力をプロセス状態レジス
タ１０１上のエラーフラグ１０２にセットする。実際に
は、本ソフトウェア命令を解読したハードウェア／ファ
ームウェアの制御、即ちＰＳＲセット／リセット制御部
１０３の制御で、エラーＦ／Ｆ出カセット榮件信号（Ｆ
ＬＧＳ’ｒ”）１１２を論理” １ ”レベルとするこ
とにより、エラーＦ／ ｒ” １０６の出力が論理“１
”レベルのときは、アンドゲート１０７の出力が論理“
１”レベルとなり、プロセス状態レジスタ１０１上のエ
ラーフラグ１０２が論理“１″レベルにセットされる。
データ用メモリアクセスエラーは、このようにしてエラ
ーＦ／Ｆ１０６、エラーフラグ１０２にセットされる９
次に、プロセス状態レジスタ１０１＠き換え時には、フ
ァームウェア制御によりＰＳＲセｙト／リセット制御部
１０３からのＰＳＲ書き込みデータセット指示（ＰＳＲ
３）１１０が論理“１”レベルとなり、アンドゲート１
０４の出力がオアゲー１−１０５．１０８を介して、同
時にエラーＦ／Ｆ１０６及びエラーフラグ１０２にセッ
トされる。
ーＦ／Ｆ１０６、エラーフラグ１０２にセットされる９
次に、プロセス状態レジスタ１０１＠き換え時には、フ
ァームウェア制御によりＰＳＲセｙト／リセット制御部
１０３からのＰＳＲ書き込みデータセット指示（ＰＳＲ
３）１１０が論理“１”レベルとなり、アンドゲート１
０４の出力がオアゲー１−１０５．１０８を介して、同
時にエラーＦ／Ｆ１０６及びエラーフラグ１０２にセッ
トされる。
この制御により、割り込みによるレベル変更時の、エラ
ーフラグ１０２の情報の保持が可能となる。
ーフラグ１０２の情報の保持が可能となる。
割り込み処理では、従来技術の項で述べた通り、レベル
の変更時に主記憶からプロセス状態レジスタ１０１にセ
ットすべき情報、即ち、ＰＳＲ書き込みデータ（ＰＳＲ
ＷＲＴ ＤＡＴＡ）１１５が読み出され、切替え回路
１１４を介してプロセス状態レジスタ１０１に書き込ま
れる。このとき、エラーＦ／Ｆ１０（ｉとエラーフラグ
１０２には、同時に論理“０”レベルが書き込まれる６
割り込みに付随したプロセスが終了し、元のプロセスに
戻るときには、汎用レジスタ（ＧＲ）１０９に保持され
ていた元のプロセスの状態が、切替え回路１１４を介し
てプロセス状態レジスタ１０１に読出される。元のプロ
セスでデータ用メモリアクセスエラーが検出されていて
、エラーフラグ１０２が論理“１ｎレベルであったなら
ば、汎用レジスタ１０９から戻される値も論理“１”レ
ベルであり、エラーフラグ１０２へのセットと同時にエ
ラーＦ／Ｆ１０６にもセットされる。
の変更時に主記憶からプロセス状態レジスタ１０１にセ
ットすべき情報、即ち、ＰＳＲ書き込みデータ（ＰＳＲ
ＷＲＴ ＤＡＴＡ）１１５が読み出され、切替え回路
１１４を介してプロセス状態レジスタ１０１に書き込ま
れる。このとき、エラーＦ／Ｆ１０（ｉとエラーフラグ
１０２には、同時に論理“０”レベルが書き込まれる６
割り込みに付随したプロセスが終了し、元のプロセスに
戻るときには、汎用レジスタ（ＧＲ）１０９に保持され
ていた元のプロセスの状態が、切替え回路１１４を介し
てプロセス状態レジスタ１０１に読出される。元のプロ
セスでデータ用メモリアクセスエラーが検出されていて
、エラーフラグ１０２が論理“１ｎレベルであったなら
ば、汎用レジスタ１０９から戻される値も論理“１”レ
ベルであり、エラーフラグ１０２へのセットと同時にエ
ラーＦ／Ｆ１０６にもセットされる。
上記エラー処理プログラム（ソフトウェア）は、終了時
にＰＳＲセット／リセット制御部１０３の制御を介して
、エラーＦ／Ｆ１０６とエラーフラグ１０２を同時にク
リアする。
にＰＳＲセット／リセット制御部１０３の制御を介して
、エラーＦ／Ｆ１０６とエラーフラグ１０２を同時にク
リアする。
エラーＦ／Ｆ１０６は、ＰＳＲセット／リセット制御部
１０３からノリセット指示（Ｒ３’ｒ’）１１３、また
はＰＳＲ８１１０によるデータ書き込み時以外は、その
内容をホールドするので、データ用メモリアクセス処理
終了毎にセットされるエラーフラグ１０２も、エラー処
理が終了してエラーＦ ／ Ｆ２Ｏ３がクリアされるま
で、毎回同じ値を七ノドすることになる。
１０３からノリセット指示（Ｒ３’ｒ’）１１３、また
はＰＳＲ８１１０によるデータ書き込み時以外は、その
内容をホールドするので、データ用メモリアクセス処理
終了毎にセットされるエラーフラグ１０２も、エラー処
理が終了してエラーＦ ／ Ｆ２Ｏ３がクリアされるま
で、毎回同じ値を七ノドすることになる。
ソフトウェアはプロセス状態レジスタ１０１を読むこと
により、主記憶アクセスエラーの有焦を判断でき、エラ
ーを認識したときに、自らの制御でエラー処理プログラ
ムへ移行することが出来る。
により、主記憶アクセスエラーの有焦を判断でき、エラ
ーを認識したときに、自らの制御でエラー処理プログラ
ムへ移行することが出来る。
以上が本発明を最も顕著に表した実施例の説明である。
尚、これはほんの−例にすぎない。
［発明の効果コ
以上説明したとおり、本発明は、情報処理装置が主記憶
とは別のデータ用メモリをアクセスしたときのエラー時
に、ハードウェア／ファームウェアの制御で自動的に例
外処理に落とす方式をＩＬめて、動作レベルか変わって
もその状態が保持されるプロセス状態レジスタ上に設け
たエラーフラグに該エラーをセットシ、これをラフ１〜
ウエアか判断してエラー処理を実行する方式にすること
により、割り込みによりレベルが変わっても、データ用
メモリアクセスエラーのＶｔ報はエラーの発生したレベ
ルに保持されるので、即ち、データ用メモリアクセスエ
ラー情報を、各動作レベルごとに保持することか可能で
あり、よって、アクセス毎に該エラーの有無を判断する
ことなく、ＷＩ退して判断しエラー処理を実行でき、ま
た、該エラー発生時に、ソフトウェアの制御外でプロセ
スが中断して、ρ１外処理に移行してしまうことを回避
できるという効果かある。
とは別のデータ用メモリをアクセスしたときのエラー時
に、ハードウェア／ファームウェアの制御で自動的に例
外処理に落とす方式をＩＬめて、動作レベルか変わって
もその状態が保持されるプロセス状態レジスタ上に設け
たエラーフラグに該エラーをセットシ、これをラフ１〜
ウエアか判断してエラー処理を実行する方式にすること
により、割り込みによりレベルが変わっても、データ用
メモリアクセスエラーのＶｔ報はエラーの発生したレベ
ルに保持されるので、即ち、データ用メモリアクセスエ
ラー情報を、各動作レベルごとに保持することか可能で
あり、よって、アクセス毎に該エラーの有無を判断する
ことなく、ＷＩ退して判断しエラー処理を実行でき、ま
た、該エラー発生時に、ソフトウェアの制御外でプロセ
スが中断して、ρ１外処理に移行してしまうことを回避
できるという効果かある。
第１図は本発明の一実施例によるエラー処理方式が適用
される情報処理装置の構成を示すブロック図である。 １０１・・・プロセス状態レジスタ（ＰＳＲ）、１０２
・・・エラーフラグ、１０３・・・ＰＳＲセッｌ−／リ
セン１〜制御部、１０４・・・アンドゲート、１０５・
・・オアゲー１−５１０Ｇ・・・エラーフリップフロッ
プ（エラーＦ／Ｉ”）、１０７・・・アンドゲート、１
０８・・・オアゲー１〜．１０９・・・汎用レジスタ（
ＧＲ） 、１１０・・・ｐｓＲ＝１き込みデータセｙ
ｈ指示（ＰＳＲ３）、１１１・・・データ用メモリアク
セスエラー代表（ＡＣＣＥＳＳ ＥＲＲ）、１１２・
・・エラーＦ／Ｆ出カセット条件信号（ＦＬＧＳＴ）、
１１３・・・リセット指示（Ｒ，ＳＴ）、１１４・・・
Ｑノ替え回路、１１５・・・ＰＳＲ書き込みデータ（Ｐ
Ｓ ＲＷ ＲＴＤ Ａ Ｔ Ａ ）。
される情報処理装置の構成を示すブロック図である。 １０１・・・プロセス状態レジスタ（ＰＳＲ）、１０２
・・・エラーフラグ、１０３・・・ＰＳＲセッｌ−／リ
セン１〜制御部、１０４・・・アンドゲート、１０５・
・・オアゲー１−５１０Ｇ・・・エラーフリップフロッ
プ（エラーＦ／Ｉ”）、１０７・・・アンドゲート、１
０８・・・オアゲー１〜．１０９・・・汎用レジスタ（
ＧＲ） 、１１０・・・ｐｓＲ＝１き込みデータセｙ
ｈ指示（ＰＳＲ３）、１１１・・・データ用メモリアク
セスエラー代表（ＡＣＣＥＳＳ ＥＲＲ）、１１２・
・・エラーＦ／Ｆ出カセット条件信号（ＦＬＧＳＴ）、
１１３・・・リセット指示（Ｒ，ＳＴ）、１１４・・・
Ｑノ替え回路、１１５・・・ＰＳＲ書き込みデータ（Ｐ
Ｓ ＲＷ ＲＴＤ Ａ Ｔ Ａ ）。
Claims (1)
- 【特許請求の範囲】 １、動作制御を行うソフトウェアが格納されている主記
憶とは別のデータ用メモリをアクセスでき、割り込みに
付随したプロセスを実行するための複数の動作レベルを
有し、割り込みによりプロセスの切替えを行うための、
前記各動作レベルごとの汎用レジスタを一式ずつ持ち、
割り込みにより新しいレベルに移行するときは、現在処
理中のプロセス状態を保持するプロセス状態レジスタの
内容を該汎用レジスタに退避し、元のレベルに戻るとき
は、該汎用レジスタの内容で元のプロセスを再起動する
情報処理装置において、 データ用メモリアクセスでのエラー発生時には、該エラ
ーをセットして、前記プロセス状態レジスタ書換え時、
及びソフトウェア命令によるクリアまで、該エラーをホ
ールドする前記プロセス状態レジスタ上のエラーフラグ
と、 該エラーフラグを判断することにより、前記データ用メ
モリアクセスエラーの処理を実行するソフトウェアのエ
ラー処理制御手段とを有することにより、 前記各動作レベル毎に、前記データ用メモリアクセスエ
ラーの情報を前記汎用レジスタ上に保持でき、且つソフ
トウェアの判断でエラー処理を実行できることを特徴と
するエラー処理方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108922A JPH0789325B2 (ja) | 1988-05-06 | 1988-05-06 | エラー処理方式 |
| FR8905986A FR2631141B1 (fr) | 1988-05-06 | 1989-05-05 | Procede de traitement d'erreurs |
| US07/911,792 US5261084A (en) | 1988-05-06 | 1992-07-10 | Error judgment method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108922A JPH0789325B2 (ja) | 1988-05-06 | 1988-05-06 | エラー処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279330A true JPH01279330A (ja) | 1989-11-09 |
| JPH0789325B2 JPH0789325B2 (ja) | 1995-09-27 |
Family
ID=14497051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108922A Expired - Fee Related JPH0789325B2 (ja) | 1988-05-06 | 1988-05-06 | エラー処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0789325B2 (ja) |
| FR (1) | FR2631141B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262146A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 処理装置 |
| JPS6370366A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 情報処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3828324A (en) * | 1973-01-02 | 1974-08-06 | Burroughs Corp | Fail-soft interrupt system for a data processing system |
| JPS54147747A (en) * | 1978-05-12 | 1979-11-19 | Hitachi Ltd | Data processor |
| US4349873A (en) * | 1980-04-02 | 1982-09-14 | Motorola, Inc. | Microprocessor interrupt processing |
-
1988
- 1988-05-06 JP JP63108922A patent/JPH0789325B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-05 FR FR8905986A patent/FR2631141B1/fr not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262146A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 処理装置 |
| JPS6370366A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789325B2 (ja) | 1995-09-27 |
| FR2631141B1 (fr) | 1993-02-05 |
| FR2631141A1 (fr) | 1989-11-10 |
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