JPH01270339A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01270339A JPH01270339A JP63100566A JP10056688A JPH01270339A JP H01270339 A JPH01270339 A JP H01270339A JP 63100566 A JP63100566 A JP 63100566A JP 10056688 A JP10056688 A JP 10056688A JP H01270339 A JPH01270339 A JP H01270339A
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- epitaxial layer
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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- 238000002955 isolation Methods 0.000 claims description 18
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
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- Engineering & Computer Science (AREA)
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- Wire Bonding (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特に、半導体集積回路装置を
構成するボンディング・パッドの構造に関する。
構成するボンディング・パッドの構造に関する。
従来、この種の半導体集積回路装置は、Ｐ型基板を最低
電位としてＰＮ接合により絶縁分離することを特徴とし
ているので、この最低電位の端子以外の端子が、Ｐ型基
板の電位以下になると、半導体集積回路装置を構成する
素子の破壊、劣化又は、これらの素子相互で、通常の正
常動作以外の寄生効果という好ましからざる動作をする
ことがあるので、第２図の様に、端子と最低電位の端子
との間に保護ダイオードを入れ、端子に連なる素子を保
護していた。ここで、保護ダイオードのアノード側に接
続される端子は、Ｐ型基板と同電位である。第３図は、
その縦構造を示したもので、１はポンディングパッド用
アルミ電極、２は絶縁膜であり、Ｎ型エピタキシャル層
４をＰ＋型分離領域３で絶縁分離し、Ｐ型基板７をアノ
ード、Ｎ型エピタキシャル層４をカソードとするダイオ
ードを形成し、カソード側とボンディング・パッド用ア
ルミ電極１をＮ＋拡散領域５を介して電気的に接続する
。
電位としてＰＮ接合により絶縁分離することを特徴とし
ているので、この最低電位の端子以外の端子が、Ｐ型基
板の電位以下になると、半導体集積回路装置を構成する
素子の破壊、劣化又は、これらの素子相互で、通常の正
常動作以外の寄生効果という好ましからざる動作をする
ことがあるので、第２図の様に、端子と最低電位の端子
との間に保護ダイオードを入れ、端子に連なる素子を保
護していた。ここで、保護ダイオードのアノード側に接
続される端子は、Ｐ型基板と同電位である。第３図は、
その縦構造を示したもので、１はポンディングパッド用
アルミ電極、２は絶縁膜であり、Ｎ型エピタキシャル層
４をＰ＋型分離領域３で絶縁分離し、Ｐ型基板７をアノ
ード、Ｎ型エピタキシャル層４をカソードとするダイオ
ードを形成し、カソード側とボンディング・パッド用ア
ルミ電極１をＮ＋拡散領域５を介して電気的に接続する
。
上述した従来の半導体集積回路装置において、端子電圧
が最低電位以下になると、Ｎ型エピタキシャル層４とＰ
４型分離領域３及びＰ型基板７で構成される保護ダイオ
ードが導通するため、端子電圧はＰ型基板より約０．７
ｖ低い電圧となる。この時、保護ダイオードのカソード
即ち、Ｎ型エピタキシャル層４をエミッタ、アノード即
ちＰ＋分離領域３及びＰ型基板７をベース、更に、この
保護ダイオードと隣接する他のＮ型エピタキシャル層領
域をコレクタとする寄生ＮＰＮ）ランジスタが発生する
が、保護ダイオードと隣接する他のＮ型エピタキシャル
層領域が寄生ＮＰＮ）ランジスタのコレクタとして電流
が引かれるため、回路動作上、不都合な動作をすること
がある。
が最低電位以下になると、Ｎ型エピタキシャル層４とＰ
４型分離領域３及びＰ型基板７で構成される保護ダイオ
ードが導通するため、端子電圧はＰ型基板より約０．７
ｖ低い電圧となる。この時、保護ダイオードのカソード
即ち、Ｎ型エピタキシャル層４をエミッタ、アノード即
ちＰ＋分離領域３及びＰ型基板７をベース、更に、この
保護ダイオードと隣接する他のＮ型エピタキシャル層領
域をコレクタとする寄生ＮＰＮ）ランジスタが発生する
が、保護ダイオードと隣接する他のＮ型エピタキシャル
層領域が寄生ＮＰＮ）ランジスタのコレクタとして電流
が引かれるため、回路動作上、不都合な動作をすること
がある。
従って、上述した寄生ＮＰＮ）ランジスタの発生による
不都合な動作を防止するため、Ｐ＋型分離領域の幅を太
くし、すなわち寄生ＮＰＮトランジスタのベース幅を大
きくしてその電流増幅率ｈＦＫを小さくするとか、保護
ダ、イオードのＰ＋型分離領域の周りを電源等の定電圧
源でバイアスしたＮ型エピタキシャル層領域で囲み、上
記寄生ＮＰＮトランジスタが発生した際に寄生ＮＰＮ）
ランジスタのコレクタ電流を定電圧源から供給し、他の
Ｎ型エピタキシャル層からは供給されない様にする等の
対策を行っていた。
不都合な動作を防止するため、Ｐ＋型分離領域の幅を太
くし、すなわち寄生ＮＰＮトランジスタのベース幅を大
きくしてその電流増幅率ｈＦＫを小さくするとか、保護
ダ、イオードのＰ＋型分離領域の周りを電源等の定電圧
源でバイアスしたＮ型エピタキシャル層領域で囲み、上
記寄生ＮＰＮトランジスタが発生した際に寄生ＮＰＮ）
ランジスタのコレクタ電流を定電圧源から供給し、他の
Ｎ型エピタキシャル層からは供給されない様にする等の
対策を行っていた。
ところが、これらの対策案では、Ｐ＋型分離領域を設け
る必要があるため、半導体集積回路装置のチップ面漬が
増大するという欠点がある。
る必要があるため、半導体集積回路装置のチップ面漬が
増大するという欠点がある。
本発明の半導体集積回路装置は、第１導電型半導体基板
及び第２導電型エピタキシャル層を含んでなるチップの
前記エピタキシャル層表面から、前記半導体基板にかけ
て選択的に設けられた第１導電型分離領域で区画された
素子形成領域に前記エピタキシャル層表面に選択的に設
けられた第２導電型高濃度拡散領域とボンディング・パ
ッド用金属電極領域とが電気的に接続された構成の半導
体集積回路装置において、前記エピタキシャル層をカソ
ード、前記第１導電型分離領域を介して前記第１導電型
半導体基板と電気的に接続された金属配線をアノードす
るショットキー・バリヤー・ダイオードを有するという
ものである。
及び第２導電型エピタキシャル層を含んでなるチップの
前記エピタキシャル層表面から、前記半導体基板にかけ
て選択的に設けられた第１導電型分離領域で区画された
素子形成領域に前記エピタキシャル層表面に選択的に設
けられた第２導電型高濃度拡散領域とボンディング・パ
ッド用金属電極領域とが電気的に接続された構成の半導
体集積回路装置において、前記エピタキシャル層をカソ
ード、前記第１導電型分離領域を介して前記第１導電型
半導体基板と電気的に接続された金属配線をアノードす
るショットキー・バリヤー・ダイオードを有するという
ものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体集積回路装置の
チップの縦断面図である。この実施例は、シリコンから
なるＰ型半導体基板７及びＮ型エピタキシャル層４を含
んでなるチップのエピタキシャル層４０表面から、Ｐ型
基板７にかけて選択的に設けられたＰ＋型分離領域３で
区画された素子形成領域に、Ｎ型エピタキシャル層４の
表面に選択的に設けられたＮ＋型高濃度拡散領域５とボ
ンディング・パッド用アルミ電極領域とが電気的に接続
された構成の半導体集積回路装置において、Ｎ型エピタ
キシャル層領域４をカソード、Ｐ＋型分離領域と電気的
に接続されたアルミ配線８をアノードとするショットキ
ー・バリヤー・ダイオードを有するというものである。
チップの縦断面図である。この実施例は、シリコンから
なるＰ型半導体基板７及びＮ型エピタキシャル層４を含
んでなるチップのエピタキシャル層４０表面から、Ｐ型
基板７にかけて選択的に設けられたＰ＋型分離領域３で
区画された素子形成領域に、Ｎ型エピタキシャル層４の
表面に選択的に設けられたＮ＋型高濃度拡散領域５とボ
ンディング・パッド用アルミ電極領域とが電気的に接続
された構成の半導体集積回路装置において、Ｎ型エピタ
キシャル層領域４をカソード、Ｐ＋型分離領域と電気的
に接続されたアルミ配線８をアノードとするショットキ
ー・バリヤー・ダイオードを有するというものである。
ショットキー・バリヤー・ダイオードのカソード４とボ
ンディング・パッド用アルミ領域１は電気的に接続され
ている。又、ショットキー・バリヤー・ダイオードの順
方向電圧は、Ｐ＋型分離領域３並びにＰ型半導体基板７
とＮ型エピタキシャル層４で形成されるダイオードの順
方向電圧と比較し、約半分以下の値となる。
ンディング・パッド用アルミ領域１は電気的に接続され
ている。又、ショットキー・バリヤー・ダイオードの順
方向電圧は、Ｐ＋型分離領域３並びにＰ型半導体基板７
とＮ型エピタキシャル層４で形成されるダイオードの順
方向電圧と比較し、約半分以下の値となる。
従って、ボンディング・パッド用アルミ領域１が、Ｐ型
基板７の電位（最低電位）以下になると、上記説明によ
り、Ｎ型エピタキシャル層領域４とＰ＋型分離領域３と
電気的に接続されたアルミ配線８とで構成されるショッ
トキー・バリヤー・ダイオードが導通し、Ｐ＋型分離領
域３及びＰ型基板７とＮ型エピタキシャル層領域４とで
構成されるダイオードは導通しないので、Ｐ＋型分離領
域３と隣接するＮ型エピタキシャル層領域とで寄生ＮＰ
Ｎトランジスタは発生しない。尚、図中、６はＰ型基板
７とＮ型エピタキシャル層領域４との界面とその近傍に
選択的に設けられたＮ＋型嵩高濃度埋込層あり、Ｐ＋基
板７とＮ型エピタキシャル層領域４とで構成されるダイ
オードの動作抵抗を低減するものであり、特に本発明に
とって、本質的なものではない。
基板７の電位（最低電位）以下になると、上記説明によ
り、Ｎ型エピタキシャル層領域４とＰ＋型分離領域３と
電気的に接続されたアルミ配線８とで構成されるショッ
トキー・バリヤー・ダイオードが導通し、Ｐ＋型分離領
域３及びＰ型基板７とＮ型エピタキシャル層領域４とで
構成されるダイオードは導通しないので、Ｐ＋型分離領
域３と隣接するＮ型エピタキシャル層領域とで寄生ＮＰ
Ｎトランジスタは発生しない。尚、図中、６はＰ型基板
７とＮ型エピタキシャル層領域４との界面とその近傍に
選択的に設けられたＮ＋型嵩高濃度埋込層あり、Ｐ＋基
板７とＮ型エピタキシャル層領域４とで構成されるダイ
オードの動作抵抗を低減するものであり、特に本発明に
とって、本質的なものではない。
以上説明したように本発明は、ボンディング・パッド用
アルミ領域とショットキー・バリヤー・ダイオードのカ
ソード°を又、アノードとなるアルミ配線をＰ＋型分離
領域と電気的に接続することにより、ポンディング用パ
ッドの端子電圧が最低電位以下になっても、隣接するＮ
型エピタキシャル層領域と寄生ＮＰＮ）ランジスタを発
生することもなく、従って、Ｐ＋型分離領域の幅を太く
するとか、Ｐ＋型分離領域３０周りを定電圧源でバイア
スされたＮ型エピタキシャル層領域を設けるといった必
要もないので、チップサイズを小さくできるという効果
がある。
アルミ領域とショットキー・バリヤー・ダイオードのカ
ソード°を又、アノードとなるアルミ配線をＰ＋型分離
領域と電気的に接続することにより、ポンディング用パ
ッドの端子電圧が最低電位以下になっても、隣接するＮ
型エピタキシャル層領域と寄生ＮＰＮ）ランジスタを発
生することもなく、従って、Ｐ＋型分離領域の幅を太く
するとか、Ｐ＋型分離領域３０周りを定電圧源でバイア
スされたＮ型エピタキシャル層領域を設けるといった必
要もないので、チップサイズを小さくできるという効果
がある。
第１図は本発明の一実施例を示す縦断面図、第２図は従
来例を示す等価回路図、第３図は第２図の縦断面図であ
る。 １・・・・・・ボンディング・パッド用アルミ領域、２
・・・・・・絶縁膜、３・・・・・・Ｐ＋型分離領域、
４・・・・・・Ｎ型エピタキシャル層領域、５・・・・
・・Ｎ＋＋高濃度拡散領域、６・・・・・・Ｎ＋＋高濃
度埋込層領域、７・・・・・・Ｐ型半導体基板、８・・
・・・・アルミ配線。 代理人 弁理士 内 原 音
来例を示す等価回路図、第３図は第２図の縦断面図であ
る。 １・・・・・・ボンディング・パッド用アルミ領域、２
・・・・・・絶縁膜、３・・・・・・Ｐ＋型分離領域、
４・・・・・・Ｎ型エピタキシャル層領域、５・・・・
・・Ｎ＋＋高濃度拡散領域、６・・・・・・Ｎ＋＋高濃
度埋込層領域、７・・・・・・Ｐ型半導体基板、８・・
・・・・アルミ配線。 代理人 弁理士 内 原 音
Claims (1)
- 第１導電型半導体基板及び第２導電型エピタキシャル
層を含んでなるチップの前記エピタキシャル層表面から
前記半導体基板にかけて選択的に設けられた第１導電型
分離領域で区画された素子形成領域に前記エピタキシャ
ル層表面に選択的に設けられた第２導電型高濃度拡散領
域とボンディング・パッド用金属電極領域とが電気的に
接続された構成の半導体集積回路装置において、前記エ
ピタキシャル層をカソード、前記第１導電型分離領域を
介して前記第１導電型半導体基板と電気的に接続された
金属配線をアノードするショットキー・バリヤー・ダイ
オードを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100566A JPH01270339A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100566A JPH01270339A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270339A true JPH01270339A (ja) | 1989-10-27 |
Family
ID=14277465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100566A Pending JPH01270339A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270339A (ja) |
-
1988
- 1988-04-22 JP JP63100566A patent/JPH01270339A/ja active Pending
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