JPH01264361A - 感熱ヘッド駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フルカラープリンタ係り、特に感熱ヘッドを
駆動するのに好適な感熱ヘッド駆動回路に関する。

〔従来の技術〕 従来の装置は、例えは特開昭５６−１１５２８０号公報
に記載されているように、１ライン分１２８０　　個の
発熱体群を各６４個の２０プａツクに分割し、谷ブロッ
クの６４個の感熱ヘッドを駆動する期間内（１ブロック
駆動期間）のクロックパルスの数をデジタルデータの最
大のＷｉｖ４を表わすビット数と同シニし、それぞれの
階調を有するデジタルデータのビット数とクロックパル
スをカウントしたカウント数とをコンパレータで比較し
、デジタルデータのビット数が大きい間は感熱ヘッドを
発熱させておき、デジタルデータの階調を表わすビット
数に応じて各々６４個の発熱ヘッドの階ａ４衣机を行う
ものであった。

〔発明が解決しようとする昧題〕

上記従来技術においては、６４ドツト以上、例えば５１
２ドツト構成のヘッドを駆動することを考えると、コン
パレータが５１２個となり、ｙ６Ｈ上の問題かあった。

そこで、一般に，はシリアル入力のシフトレジスタに０
Ｎ１０ＦＦデータを送り、制御する方法がとられている
が、この方法でもヘッドを駆動する際には、メモリ読み
出し数が多くなりプリント速友が低下することがあった
。

本発明は、読み出しが高速でできるシリアルアクセスメ
モリＣ以下、ＳＡＭと記す）をもったデュアルポートメ
モリを使用した駆動装置において、任意のドツト数をも
つ感熱ヘッドを駆動する感熱ヘッド駆動回路を提供する
ことを目的とする。

〔Ｆａ題を解決するための手段〕

上６じ目的は、感熱ヘッドへのデータ数をカウントする
データカウント回路からの出力をデコードする４つのデ
コード回路と、そのテコード出力によりデュアルポート
メモリのＳＡＭ出力を切り換える４人力１出力セレクタ
とからなるデータ変換回路を設けることにより達成でき
る。

〔作用〕

上記データカウント回路は、デュアルポートメモリの読
み出しカラン）ｆｆを上記４つのデコーダに歓送する。

上記４つのデコーダは各々データ数０〜２５５゜２５６
〜５１ｆ　、　５１２〜７６７　、７６８〜１０２４　
０間に各々ＯＮの信号を上記４人力１出力セレクタのセ
レクト端子に送る。

上記４人力１出力セレクタはカウント数０〜２５５の間
はデュアルポートメモリ内のＳＡＭｌを選択し出力する
。

同様に、２５５〜５１１０間はＳＡＭ２，５１２〜７６
７０間はＳＡＭ５，７６８〜１０２４　０間はＳＡＭ４
をＩｌ１次選択し、出力する。

これにより、デュアルポートメモリ内の４つのＳＡＭか
らパラレルに送られるデータをシリアル入力快し、順次
送ることかできるので、１人力のシフトレジスタ？もつ
感熱ヘッドの駆動を行うことかできる。

〔爽施汐１　〕 以下、本発明の実凡例を図面を用いて説明すり。

第１図は本発明による感熱ヘッド駆動回路の一笑派例を
示すフロック図であって、１は画塚ソース源、２１はデ
ュアルポートメモリＣ例えは、日立１Ａ１１　ｉ’ｄ　
５５４６２　）、５はシステムコントａ−ラ、４はアド
レス・データ制御回路、５は通電制御回路、６は感熱ラ
インヘッドアセンブリ、１０はデータ変換回路、１１は
ＥＸ−ＯＲ，１２はアドレス制御回路、１３はデータカ
ウント回路、１４はラッチ信号発生回路、１５はＰｆＡ
−カウント回路、１６は基準りΩツク（ｃｋ）発生回路
、１７はストロ−１発生回路。

１８はシフトレジスタ、１９はラッチ群、２０は調理ゲ
ート杯、２２はドライバトランジスタ評、２５は発熱体
群である。

同図はデュアルポートメモリ（ラインメモリ）２１と感
熱ライ／ヘッドアセンブリ６のシフトレジスタ１８間に
、データ変換回路１０を設け、２５６単位で出力するデ
ュアルポートメモリ２１からのデータをシリアルデータ
に直し、１人力で２５６ドツト以外、例えは８６２ドツ
ト（２５６Ｘ　５＋６４　　）の感熱ラインヘッドに入
力してプリントするものである。

以下、第１図の動作な脱明する。

システムコントローラ（以下、シスコンと記憶）３は１
ｔｈＩ像ソースＷ１とアドレス嗜データ制御回路４にプ
リントスタートａ−ｑを送る。

画像ソース源１は１ライン分の画像データをアドレス制
御回路１２に送る。

アドレス制御回路１２　　はそれぞれの階調を有する各
ｉｉＭデータをデュアルポートメモリ２１　　のアドレ
スとしてデュアルポートメモリ２１　　に転送し、同時
にデュアルポートメモリ２１　　へＪ／Ｅｃライトイネ
ーブル）毎号を送り、各１Ｉｌｌｉｉ３１！データの櫨
（盾１ＩＩ４）＆Ｃ等しいアドレスに１１”のデータな
簀き込む。

デュアルポートメモリ２１の構成は、例えは第４図に示
すように４つのＲＡＭ４４　、４５　、４６　、４７に
それぞれ接続された４つのＳＡＭ　４８　、４９　。

５０　、５１からできている。

ます、１ライン分のデータをデュアルポートメモリ２１
に譬き込む。１ライン分のデータをデュアルポートメモ
リ２１に記憶すると、アドレス制御回路１２はデュアル
ポートメモリ内のＲＡＭＦＥ３８の１行分（１階鉤目の
データか記憶されている目ピ憶憤域）のデータをＳＡＭ
に転送するための信号をデュアルポートメモリ２１　　
Ｋ送り、１ラインの１階鉤目のデータをＳＡＭｔｌＣ転
送する。

次に、データカウント回路１５はシスコン３から＆）１
ラインスタ一ト信号を受けてシリアルｃｋ１０６をデュ
アルポートメモリ２１内のＳＡＭに送る（一般にデュア
ルポートメモリ内のＳＡＭは２５６単位で構成されてい
る）。

これにともなって、デュアルポートメモリ２１内０）　
Ｓ　Ａ　Ｍから１階−目のデータを２５６ドツトの単位
で４つに分けてデータ変換回路１０　　Ｋ転送する。

データ変換回路１ｏは４列になって送られてきたデュア
ルポートメモリ２１からのデータを、データカウント回
路１３からのデータカウント数信号によって２５６単位
で切り換え、シリアルデータとしてｇｘ−ｏＲｌｌに送
る。

１階鉤目のデータ（ヘッド０Ｎ１０ＦＦ変化点データ）
ハＡ”Ｘ−０Ｒ１１ＫヨＱへｙ　トＯＮ　１０ＦＦデー
タとしてシフトレジスタ１８＆Ｃ送る。

シフトレジスタ１８にはデータカウント回路１３からヘ
ッドｃｋ２ｔ）が与えられ、デュアルポートメモＩＪ２
１へのシリアルｇ　ｋ　１０６と同期して、シフトレジ
スタ１８はまず１階鉤目のヘッド０Ｎ１０ＦＦデータを
取り込む。

シフトレジスタ１８へのＩＰｌ！関目のデータを転送し
終ると、データカウント回路１３はラッチ毎号発生回路
１４にデータ転送終了信号２７を送る。

ラッチ信号発生回路１４はデータ転送終了信号２７を受
けて、ラッチ１！９５５をス）ａ−プ発生回路１７とラ
ッチ＃１９に送る。

ラッチ群１９はラッチ信号５５を受けてシフトレジスタ
１８の１階鉤目のヘッド０Ｎ１０ＦＦデータを取り込む
。

ス）ｏ−ブ発生回路１７は階調カウント回路１５からの
１階調の階調カウント信号を受は取り、１階鉤目に合っ
た通電時間を出力する。

通電時間は基準ｃｋ発生回路１６からの基準ｃｋを５回
カウントして作成すると共にその期間だけ崗埋ゲート群
２０とラッチ発生回路１４にストローブ信号４２を送る
。

調理ゲート群２０はストａ−プ信号４２がアクティブ状
態の時間だけゲートを開け、ドライバトランジスタ群２
２にヘッド０Ｎ１０ＦＦ侶号を与える。

ドライバトランジスタ群２２によってヘッド０Ｎ１０Ｆ
Ｆデータｊｃｌｌ力な与え、発熱体＃２３を駆動する。

発熱体群２５はドライバトランジスタ８Ｆ２２からの各
々のドツト母のヘッド０Ｎ１０ＦＦデータに従っ″ＣＣ
熟熱行う。

上記の動作によって１階調色のデータのプリントが終了
する。

１階−目のデータがシフトレジスタ１８からラッチ群１
９に転送され、１階調色の通電を行っている期間に２１
１ｆｖＩ４目のヘッド０Ｎ１０ＦＦデータをデュアルポ
ートメモリ２１からシフトレジスタ１８Ｖｃ転送する。

１＃真目の通電と２ＰＶＩ調目のデータ転送が共に終了
すると、１階調色と同様に２階調色の通′延を行う。

以下、同様に６４階調までのデータ転送２適電を行い１
ラインのプリントを終了する。

次に、感熱ラインヘッドアセンブリ６は印１Ｉｋｌ、ａ
上を１ライン進み、印画紙の端から端までのルラインを
プリントすると１色のプリントを終了する。

一般的に、感熱式のフルカラープリンタの場合、イエｏ
　−、マゼンタ、シアンの３色でプリントをするので、
上記１色の動作を３回線り返して１枚のプリントを行う
。

第１図におけるデュアルポートメモリ２１の読み出し動
作を第２図を用いて説明する。

第２図は第１図におけるデータ変換回路１０の内７Ｈナ
デコーダとセレクタに分けて記載すると共に、データカ
ウント回１１８１５の内部ブロックを示したものである
。

第２図において、２０１〜２０４はスリーステートバッ
ファ、２０Ｇは４人力１出力セレクタ、２０５〜２０８
は２５６ビツト＜７）　Ｓ　Ａ　Ｍ、　２１４　Ｉｔ＠
　０〜２５５を選択するデコーダα、２１５は２５６〜
５１１を選択するデコーダＩｌ＋、２１６は５１２〜７
６７を選択するデコーダｃ、２１７は７６８〜１０２３
　　を選択するデコーダｄ１２１８はＯ〜８６１を選択
するデコーダｇ、２２０はデータカウンタ、２２１はＡ
ＮＤゲート、２２５は感熱ヘッド６内の８６２ビツトの
シフトレジスタである。

第２図の動作を藁５図のタイミングチャートなβ照し″
Ｃ説明する。

第２図は島１図の詳細を示すものであり、デュアルポー
トメモリ２１への蕾き込み動作は第１図と同様である。

読み出し動作としてはｃ　ｋ　２２２をＡＮＤゲ〜ト２
２１に入力する。初期状態でデータカウンタ２２０はリ
セットされており、カウント１ＩＩＬは０である。

データカウンタ２２０のカウント塩か０であるためデコ
ーダー２１８は＠Ｈ１の９ｉ号をＡＮＤゲ〜ト２２１に
送る。

ｃ　ｋ　２２２はＡＮＤゲート２２１を通過し、データ
カウンタ２２０とデュアルポートメモリ２１内のＳＡＭ
　ａ　２０５〜Ｓ　ＡＭ　ｅＬ　２０８　ＩＣ各々送ら
れる。

ＳＡＭａ　２０５　Ａ−５ＡＭｄ　２０８には１階調色
のヘッドＯＮ／ＵＦＦ変化点データか記憶されて忘り。

ＡＮＤゲート２２１を通ったシリアルｃ　ｋ　１０６に
よっ℃各々ヘッド０Ｎ１０ＦＦ変化点データをスリース
テートバッファ２０１〜２０４に送る。

一方、データカウンタ２２０はシリアルｃ　ｋ　１０６
をカウントし、カウント１＠をアドレス制御回路１２と
デコーダα２１４〜デコーダｇ２１８に各々送る、デー
タカウンタ２２０のカウント数が０〜２５５０間（第５
図の３００）はデコーダα２１４は６Ｈ”の信号を出力
し、デコーダｂ　２１５１デコーダＣ２１６゜デコーダ
ｄ２１７は′Ｌ”を出力する。

デコーダα２１４〜デコーダｄ２１７の出力を各々スリ
ーステートバッファ２０１〜２０４に送る。

データカウンタ２２０が０〜２５５の場合、スリーステ
ートバッファ２０１０入力のみが出力され、ＥＸ−ＱＲ
ｌｌ　　に送られる（第５図の６００）。

データカウンタ２２０の出力か２５６〜５１１０場合。

デコーダｂ２１５から１１ｉ”の信号を出力し、デコー
ダＡ２１５の信号ラスリーステートバッファ２０２に送
り、ＳＡＭｂ２０６のデータがＥＸ−（ＪＲｌｌを通過
する（第５図の３０１）。

同様にデータカウンタ２２０か５１２〜７６７の場合は
ＳＡＭｃ２０７のデータがＥＸ−ＯＲ１１をｍｓし、７
６Ｂ　以１１ノｍ　合ハＳ　Ａ　Ａｆ　ｒｔ　２０８　
ノｆ　−夕カＥ　Ｘ　−ＯＲ１１を通過する（第３囚の
５０２）。

カウントがヘッドのシフトレジスタ２２５０ビツト数８
５２と１司−に達すると、デコーダａ２１８の出力がＬ
“となり、ＡＮＤゲート２２１を閉じる（第３図の５０
５）。

その結末、シリアルｃ　ｋ　１０６は停止し、シフトレ
ジスタ２２５のビット数に合ったヘッドＯＮ／ＵＦＦデ
ータを入れることかできる。

なお、ＳＡＭａ〜ＳＡＭｄからの出力は謁３図に示すよ
うに２５６単位でサイクリックに送る。

第２図においては説明上、感熱ヘッドのシフトレジスタ
を２５６　Ｘ　３＋６４の構成にしたか、この他のドツ
ト数、汐りえは２５６　Ｘ　５＋５２、また２５６　Ｘ
　２−１−１２８７ｆととしても、デコーダｅ２１８の
デコーダ。

数を変更するだけで対応することかできる。

なお、上口ピしたデュアルポートメモリからＥＸ−ＯＲ
１’Ｉを逼して感熱ヘッドへのデータ転送の俣弐図を第
５図に示す。

本発明の他の実施例を第６図のプロツク図及び第７図の
俣弐図により説明する。

本実画例はプリントする画像のｔａ素数と感熱ラインヘ
ッドのドツト数が一致し℃いない場合、ラインメモリに
送る読み出しｃｋと感熱ラインヘッド内のシフトレジス
タに送るｃｋを変え、画像をプリント印画紙の中央、あ
るいは上下方向の任意の位置に移動できるようにしたも
のである。

第６図において褐２図と岡−符号で示すものは同−愼能
を有する。

南６図において２５１はＳ−Ｒラッチ、２５２はＡＮＤ
ゲート、２５３はＯＲゲート、２５４はデコーダｊであ
る。

本実画例によるデイスプレィ＠圓とそれに対応するライ
ンメモリ、プリント画像の僕弐図を第７図に示す。

ここで、第６図の説明をする。

第６図におけるデュアルポートメモ１Ｊ２１への普き込
み動作は第１図及び第２図と同様である。

デュアルポートメモＩＪ２１からシフトレジスタ２２５
へのデータ転送はまず１ラインスタ一ト侶号２６なＯＲ
ゲート２５５を介し５−Ｒラッチ２５１に転送＝「る。

Ｓ−Ｒラッチ２５１はＱ出力を°Ｌ２とし″″ＣＡＲＤ
ＣＡＲＤゲート２５２かける。

一方、デュアルポートメモリ２１からの出力はシリアル
ｃ　ｋ　１０６により順次読み出され、感熱ラインヘッ
ドのシフトレジスタ２２５に送る。

データカウンタ２２０はシリアルｃ　ｋ　１０６のカウ
ントな竹い、カウント胆をデコーダｊＶｃ送る。

カラン）　（ｉｌｌかデコーダｊの設定１＠に逐すると
デコード佃号をＳ−Ｒラッチ’１５１０〕５人力に送る
。

Ｓ−Ｒラッチ２５１はＱ出力を“Ｂ”としＡＮＤゲート
２５２に送る。ＡＮＤゲート２５２はゲートを固キ、感
熱ヘッド内のシフトレジスタにｃｋをお（る。

以下、デュアルポートメモリ２１からシフトレジスタ２
２５へのデータ転送は第２図と同体であり、１階調目の
データ歓送を終了する。

２階調目以降６４階調目までのプリントで４工Ｓ　−Ｒ
ラッチ２５１の８人力にはＯＲゲート２５３を介してラ
ッチｆＢ号発生回路１４からのラッチｆ！号５６を送る
。

以下のプリント動作は第２図と同様である。

以上の動作により、デコーダｊ２５４の収定愼だけプリ
ント画像にオフセットを設けることができる。

本実凡例によれば、デコーダｊ２５４とデコーダｇ２１
８のデコード設定櫃を仕ｔＶｃ設定することにより、−
啄の上下位置を任意に設定することかできるので、感熱
ラインヘッドのドツト数よりも少ない縦方向画素数の画
像をプリントする場合、画像を中央に置いてプリントす
ることができるなどの幼果がある。

本発明の他の実施例を第８図により説明する。

第８図に示すデュアルポートメモリ２１はＳＡＭ出力か
４つのボートからパラレルに出力するか、４つのＳＡＭ
を連続してシリアルに出力するかの切換えが可能なもの
であり、本実施例はａｆ１４２図に示す実施例の４人力
１出力セレクタ２００の動作をデュアルポートメモリの
中で行うもＱ）である。

第８図において、稟１図と同一符号で示すもσ）は同−
機龍を有する。

第８図において、４４〜４７はＲＡＭα〜ＲＡＭｄ。

４８〜５１はＳＡＭａ　〜ＳＡＭｄ、　１２２−１〜１
２２−３＆＠　４　ツノＳ　Ａ　Ｍの出力をノくラレル
またヲ家シ１ノアルに切換えるパラレル／シリアル切換
え５Ｆ、２２７はｆｘアルポートメモリの下位４ビツト
を固定に切換えるアドレスセレクタ、２２８はデュアル
ポートメモリのモード設定データを記憶するモート°設
定レジスタ、２３０はＳＡＭα〜ＳＡＭｄの出力をパラ
レルにするかシリアルにするかを判断するデコーダであ
る。

以下％第８図の動作を説明する。

プリント以前にシスコン３からアドレスセレクタ２２７
　Ｋアドレス９侠（１１８２２９を送り、アドレスの下
位４ビツト７”００１１”の状ｇ　（Ｓ　Ａ　Ｍ　ａ　
−ＳＡＭｄをシリアルに接続するためσ〕制御コード）
にしておく。

次いで、アドレスｍｌ」御回路１２からＣＡＳ　（カラ
ムアドレスストａ−プ）、ＲＡＳＣＣＩ’）アドレスス
）ａ−ブ）の順にアドレス制御信号をデュアルポートメ
モリ２１内のモード設定レジスタ２２８に送る。

モード設定レジスタ２２８はＣＡＢ　、ＲＡＳの順の制
御信号によって、アドレスの下位４ビツト″００１１”
を取り込む。

デコーダ２５０はモード設定レジスタ２２８からの信号
’００１１　″をデコードし、ＳＡＭα〜ＳＡＭｄの出
力をシリアルに切換える信号を出し、５Ｗ１２２−１〜
１２２−５をシリアル１ｌＩ１１にだおす。その結果、
ＳＡＭは一列に接続される。

本５Ａ２１［！例を用いれは、外ＩｉＳ［アドレスセレ
クタを設けるだけで、２５６単位のデュアルポートメモ
リの出力をシリアルの感熱ヘッドに，転送できるという
効果かある。

本発明の他の実施例を！９図を用い′″ＣＣ祝明。

第９図に示す実施例はデュアルポートメモリ２１からの
２５６単位のデータを２５６ピツトのシフトレジスタに
一反入力し、それをＳＪ／’によって出力を直列に接続
し、シリアルに出力して、１人力０）　７％熱ヘツドに
対応するものである。

第９図において、第１図及び第２図と同一符号で示すも
のは同−慎罷を有すな。

第９図におい℃、１２５〜１２６は２人力０）　Ｅ　Ｘ
　−ＯＲ，１２７〜１３０は２５６単位σ）シフトレジ
スタ、１５１〜１３５は２人力のｓｒである。

第９図の動作を説明する。

デエアルボ・−トメモリ２１への誉き込み動作レエ第１
図と同様である。

デュアルポートメモリ２１に簀き込まれたデータを１回
２５６単位のシフトレジスタ１２７〜１６０に４ボ一ト
分各々入力する。

デコーダ８３はデータカウント回路１５σ〕シ１ノアル
クａツクｃｋのカウント数の２５６をデコードシ、制御
信号１５５を切換え、ＥＸ−ＯＲ１２４〜１２６側から
シフトレジスタ１２８〜１５０側を選択する。

同時に、カウント数２５６でデータカウント回路１５は
シリアルクミックｃ　ｋ　１０６を停止する。

次に、データカウント回路１３はシフトレジスタ１２７
〜１３０に転送ｃｋ２９を送る（この場合の転送ｃ　ｋ
　Ｏ）数は感熱ヘッド乙のシフトレジスタ１８σ）ビッ
ト数に尋しい）。

以下、第１図と同様にプリント動作を行う。

本芙施例によれは、データの出力潮干がない感熱ヘッド
においても、デュアルポートメモリを用いて壓ＮＩｊｂ
”ｆ″ることかできる。

本発明の他の実施例を第１０図により説明する。

第１０図は２５６単位以下のシフトレジスタを待つ感熱
ヘッドに対応するデータ変換回路の構成図であり、２５
６以下（２ビツト）の感熱ヘッドのシフトレジスタＫ　
１ｆｆｉ′９！ＩＶｃ（２５６−ｔ　）ビットのシフト
レジスタを接続し、擬似的＆Ｃ２５６ビツトのシフトレ
ジスタにしたものである。

第１０図において、第１図、第２図、第９図と同一符号
で示すものは同−機能を有する。

第１０図において、１５６　、１５７は２５６Ｊ４ｉＬ
位で偽成されたシフトレジスタ、１３８は２５６以下（
ｔビット）のシフトレジスタ、１３９は（２５６−Ｌ　
）ビットのシフトレジスタである。

デュアルポートメモリ２１への曹き込み動作は第１図と
同様である。

デュアルポートメモリ２１からの読み出しは２５６単位
にパラレルのままＥＸ−ＯＲ１２５〜１２５を介して、
それぞれシフトレジスタ１３６〜１３８に歓送する。

シフトレジスタ１６６と１５７は２５６ビツトなのでＥ
Ｘ−ＯＲ１２５、１２４でヘッド０ＮｌＯＦＦＫ化点デ
ータをヘッド０Ｎ１０ＦＦデータに変換することかでき
る。

シフトレジスタ１５８は２５６ビツト以下〔２ビツト）
なので、外部に（２５６−Ｌ　）ビットのシフトレジス
Ｊ　１３９を設けて、２５６ビツトシフトした信号１４
１をＥｘ　−ｏ　Ｒ１２５ｔｃ刀ｏえ、デｚ　７　Ａ／
ボートメモリ２１からのヘッドＯＮ／ＵＦＦｆｔｋ−化
点データをヘッド０Ｎ１０ＦＦデータに変換してシフト
レジスタ１５８に入力する。

以下のプリント動作は第１図と同様に行われる。

本実施例を用いれは２５６以下の単位で構成された感熱
ヘッドを駆動することかできる。

本発明の他の実施例を第１１図を用（・て説明する。

第１１図は第１０図における（２５６−ｉ）ビットのシ
フトレジスタのかわりＫ　２５６ビツトのシフトレジス
タを並列接続し、Ｅ　Ｘ　−ＯＲＶｃオＬｚテ、ヘッド
０ＮｌＯＦＦ友化点データをヘッド０Ｎ１０ＦＦデータ
に変換するものである。

第１１図において、第１０図と同一符号で示すものは同
−機罷を有する。

第１１図において、１４２は２５６ビツトのシフトレジ
スタであって、デュアルポートメモリ２１への蕾き込み
動作は第１図、第１０歯と同様である。

読み出し動作として、シフトレジスタ１３６と１３７へ
の入力は論１０囚の動作と同様である。

ＥＸ−ＯＲ１２５ＴＩＣはデュアルポートメモリ２１か
らのデータ１０９と２５６ビツトのシフトレジスタ１４
２からのデータを入力し、ヘッドＯＮ／Ｃ）ＦＦ変化点
データをヘッド０Ｎ１０ＦＦデータに変換シテ、２５６
ビツト以下のシフトレジスタ１５８に転送する。

以下のデータ読込み動作及びプリント動作は第１０図の
動作と同様である。

本実施例を用いれは、２５６ビツト以下の構成のシフト
レジスタを持つ感熱ヘッドならば、シフトレジスタのビ
ット数にかかわりな（ヘッドの駆動を行うことかできる
。

〔発明の効果〕

以上説明したように、本発明によれば、２５６単位で４
本パラレルに出力されるデュアルポートメモリの出力を
シリアルデータに変換することができるので、１シリア
ル人力のシフトレジスタを用いた構成の感熱ヘッドを２
５６　＊位で構成されたラインメモリのデータを用いｒ
ｌｌ＆動でき、上記従来技術の問題点を除いＣ鏡れた機
能の感熱ヘッド駆動回路を提供することができる。

【図面の簡単な説明】

第１図は本発明による感熱ヘッド駆動回路の一実施例を
示すブロック図、第２図は第１図の評細を示すブロック
図、第５図は第２図の動作ケ示すタイミングチャー）、
　ｉｉｌ！４図はデュアルポートメモリ内部のブロック
図、第５図はデュアルポートメモリからのデータ転送を
示す模式図、第６図は本発明の他の実施例ン示すブロッ
ク図、１ｉ１４Ｚ図はプリント画面の位置を示す模式図
、第８図〜藁１１図は本発明の更に他の実施例を示すブ
ロック図である。 ４・・・アドレス・データ制御回路 ５・・・通電制御回路 ６・・・感熱ラインヘッドアセンブリ １０・・・データ変換回路 １１・・・ＥＸ−ＯＲ １５・・・データカウント回路 ２１・・・デュアルポートメモリ ８６・・・デコーダ

Claims (1)

1. 【特許請求の範囲】 １、入力データをデュアルポートメモリに取り込み、感
   熱ラインヘッドを用いてプリントするフルカラープリン
   タにおいて、デュアルポートメモリと、このデュアルポ
   ートメモリから読み出すデータ転送数をカウントするデ
   ータカウント回路と、上記デュアルポートメモリからパ
   ラレルで送られてくるデータを切り換えて感熱ラインヘ
   ッドアセンブリに送るデータ変換回路と、上記データカ
   ウント回路の出力を前記データ変換回路に接続したこと
   を特徴とする感熱ヘッド駆動回路。 ２、請求項１記載の感熱ヘッド駆動回路において、前記
   データ変換回路を、前記デュアルポートメモリと前記感
   熱ラインヘッドアセンブリに接続されたＥＸ−ＯＲとの
   間に接続されたＮ入力１出力セレクタと、前記データカ
   ウント回路と前記Ｎ入力１出力セレクタとの間に接続さ
   れたＮ個のデコーダとで構成したことを特徴とする感熱
   ヘッド駆動回路。 ３、請求項１記載の感熱ヘッド駆動回路において、前記
   データ変換回路を、前記デュアルポートメモリと前記感
   熱ラインヘッドアセンブリに接続されたＥＸ−ＯＲとの
   間に接続されたＮ入力１出力セレクタと、前記データカ
   ウント回路と前記Ｎ入力１出力セレクタとの間に接続さ
   れたＮ個のデコーダとで構成し、更に前記データカウン
   ト回路に接続されたデータ数のオフセット数を検知する
   オフセットデコーダを設け、前記オフセットデコーダを
   ヘッドｃｋゲート回路に接続したことを特徴とする感熱
   ヘッド駆動回路。 ４、請求項１記載の感熱ヘッド駆動回路において、前記
   データ変換回路を、前記デュアルポートメモリに接続さ
   れたＮ個のＥＸ−ＯＲと、前記Ｎ個のＥＸ−ＯＲ各々に
   接続されたＮ個のシフトレジスタと、前記Ｎ個のシフト
   レジスタと前記ＥＸ−ＯＲに接続された２入力ＳＷと、
   前記感熱ラインヘッドと前記ＥＸ−ＯＲに接続されたシ
   フトレジスタと、前記２入力ＳＷと前記データカウント
   回路との間に接続されたデコーダとで構成したことを特
   徴とする感熱ヘッド駆動回路。 ５、請求項１記載の感熱ヘッド駆動回路において、前記
   データ変換回路を、前記ＥＸ−ＯＲと前記感熱ラインヘ
   ッドに接続されたシフトレジスタとで構成したことを特
   徴とする感熱ヘッド駆動回路。 ６、請求項１記載の感熱ヘッド駆動回路において、前記
   データ変換回路を、前記ＥＸ−ＯＲと前記感熱ラインヘ
   ッドに接続されたシフトレジスタと、前記データカウン
   タ回路に接続されたシフトレジスタとで構成したことを
   特徴とする感熱ヘッド駆動回路。