JPH01259410A - インターロック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は２つの回路を並列的に用いて信号処理を行う
ときに、その回路の同時動作を禁止するインターロック
回路に関する。

〔従来の技術〕

トライステート（商標）のＩＣ（集積回路）はアクティ
ブ状態ではオフ・バッファ付きのＴＴＬと同じ動作をし
、ノンアクティブ状態ではオープン・コレクタになるよ
うにしたものであり、複数のディジタル機器間を結ぶパ
スラインのドライバ／レシーバ等の出力端子を接続し、
時分割でデータの転送を行うものとして使用される。

〔発明が解決しようとする課題］ このようなＩＣを実装した２枚の基板の夫々のＩＣの出
力端子を一括接続してその出力を他回路に与えるように
してあり、いずれか一方のＩＣを動作させる場合におい
ては、このＩＣを各別に制御すると、２個のＩＣが同時
に動作する可能性があり、これらが同時に動作すると、
ＩＣが破損するか、又は正常な出力が得られなくなる虞
がある。

この発明はかかる問題点を解決するためになされたもの
であり、２個のＩＣが同時に動作しないよう制御する信
号を各別のＩＣに出力するインターロック回路を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係るインターロック回路は、基板等のブロッ
クに設けられ、その出力を一括接続された回路が、各別
の基板に設けられた論理ゲートを組合せてなるフリップ
フロップ回路からの制御信号により同時動作しないよう
に構成したものである。

〔作用］ この発明におけるインターロック回路は、各別のブロッ
クに設けた論理ゲートを組合せてなるフリップフロップ
回路から相反する制御信号、又は２つの回路を共に動作
させない制御信号を出力するので、２つの回路は同時動
作しない。

〔実施例〕

以下本発明に係るインターロック回路をその実施例を示
す図面に基づき詳述する。

第１図は本発明の第１実施例を示す回路図である。図に
おいて１及び２は基板であり、該基板１及び２には２値
の出力状態と高インピーダンス状態とを有し、複数のバ
ッファアンプ３１．３１・・・及び同４１．４１・・・
からなるＩＣ３及び４が各実装され、ｒｃ３．４の出力
端子は基板１に設けられた端子ＣＩ＋ｄ、と基板２に設
けられた端子ＣＺ＋ｄ２とを介して各別に接続されてい
る。また基板１，２にはＮＡＮＤ回路５，６が各別に設
けられ、基板１にあるＮＡＮＤ回路５の一入力端子は抵
抗を介して電源１３と接続され、また基板１に設けられ
た端子ａ１及び基板２に設けられた端子ｂ２を介して基
板２にあるＮＡＮＯ回路６の出力端子と接続され、他入
力端子は抵抗を介して電源１１と一端を接地された第１
スイツチ７の他端とに接続されている。またＮＡＮＤ回
路５の出力端子は基板１に設けられた端子ｂ１及び基板
２に設けられた端子ａ２を介して基板２にあるＮＡＮＤ
回路６の一入力端子と接続され、また基板１のＩＣ３の
バッファアンプ３１．３１・・・の制御信号入力端子と
接続されている。

ＮＡＮＯ回路６の一入力端子はさらに抵抗を介して電源
１２に接続され、他入力端子は一端を接地された第２ス
イツチ８の他端と接続され、また抵抗を介して電源１４
と接続されている。またＮＡＮＤ回路６の出力端子は前
述したＮＡＮＤ回路５の他入力端子の他に、基板２のＩ
Ｃ４のバッファアンプ４１．４１・・・の制御信号入力
端子に各別に接続されている。なお、バッファアンプ３
１．３１・・・及び同４１．４１・・・の信号入力端子
はローアクティブとなっている。

以上の如き結線によってＮＡＮＤ回路５及び同６により
前記他入力端子をセット入力端子Ｓ、出力端子をセット
出力端子Ｑとし、またＮＡＮＤ回路６の前記他入力端子
をリセット入力端子Ｒ１出力端子をリセット出力端子夏
としたフリップフロ・ノブ回路が構成されている。

次にこのように構成された本発明に係るインターロック
回路の動作について説明する。

各別の基板１，２に設けたＮＡＮＤ回路５，６の入出力
端子を前述した如く夫々セット入力端子Ｓ、セット出力
端子Ｑ、リセット入力端子Ｒ及びリセット出力端子蔓と
し、第１スイツチ７をＳＷＩ　、第２スイツチ８をＳＷ
２としたこのフリップフロ・ノブ回路の真理値表を第１
表に示す。

第　　　１　　　表 第１表において、ＳＷＩ及び針２が共にオフの場合は前
の状態を保持する。第１表に明らかな如く第１スイツチ
７及び第２スイツチ８が共にオンしである場合を除き、
フリップフロップ回路から発生する制御信号は互いに相
反したものとなっているので各別の基板１．２に装着さ
れたＩＣ３及び同４が同時動作しない。又第１スイツチ
７及び第２スイツチ８が共にオンの場合、セット出力Ｑ
及びリセット出力ｑは共にＨとなるが、制御信号端子は
全てローアクティブとなっているのでＩＣ３及び同４は
共に出力を発生せず動作しない。

次に第２実施例について説明する。

第２図は第２実施例を示す回路図である。第１図と同−
又は相当部分には同一符号を付している。

第２図においては、基板２にインバータ回路１０を設け
てあり、該インバータ回路１０の入力端子には電源と一
端を接地された第２スイツチ８の他端とが接続されてい
る。インバータ回路１０の出力端子はＩＣ４のバッファ
アンプ４２．４２・・・の制御信号入力端子と接続され
、また端子ｂ！＋ａｌを介してＮＡＮＤ回路５の一入力
端子に接続されている。

そして他の構成は全く前述した第１実施例と同一となし
である。

次に第２実施例の動作について説明する。

インバータ回路１０の入力端子をリセット入力端子Ｒ１
出力端子をリセット出力端子夏とした、このフリップフ
ロップ回路の真理値表を第２表に水弟　　　２　　　表 第２表から明らかな如（第１スイツチ７及び第２スイツ
チ８のいずれの組合せによってもフリップフロップ回路
から発生する制御信号は互いに相反したものとなってい
るので、各別の基板１，２に装着されたＩＣ３及び同４
が同時動作しない。

なお以上２つの実施例ではフリップフロップ回路を２つ
のＮＡＮＤ回路又はＮＡＮＤ回路とインバータ回路との
組合せにより構成しているが、本発明はこれに限るもの
ではな（、相反する出力又はＩＣを共に動作させない制
御信号を出力するフリップフロップ回路であればよい。

また以上２つの実施例ではＩＣがフリップフロップ回路
のし出力のときに動作するものとしたが、逆にＨ出力の
とき動作するＩＣでも本発明は適用できる。

〔発明の効果〕

以上詳述した如く本発明によれば各別の基板に装着され
た複数のＩＣの出力を論理ゲートによって構成したフリ
ップフロップ回路により２つのＩＣに対して相反する制
御信号又は両方共動作させない制御信号を出力している
ので、各別の基板に装着されたＩＣが同時動作せず、ｒ
ｃの破損又は異常な出力を防止する等優れた効果を奏す
る。

【図面の簡単な説明】

第１図は本発明に係るインターロック回路の第１実施例
を示す回路図、第２図は第２実施例を示す回路図である
。 １．２・・・基板　３．４・・・ＩＣ５，６・・・ＮＡ
ＮＤ回路７・・・第１スイツチ　８・・・第２スイツチ
１０・・・インバータ回路 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　大　　　岩　　　増　　雄 第１図

Claims (1)

1. 【特許請求の範囲】 １、２つのブロックの各別に設けられ、各別に与える２
   値の制御信号によりその動作を制御され、その出力端子
   を一括接続された回路を、前記制御信号の如何に拘らず
   同時動作させないインターロック回路であって、 前記ブロックに各別に設けられた論理ゲートを組合せて
   なり、前記制御信号を切換える各別の切換信号を２つの
   入力とし、その出力端子が各別の前記回路の制御信号入
   力端子に接続されたフリップフロップ回路を備え、該フ
   リップフロップ回路から相反する制御信号、又は前記回
   路を共に動作させない制御信号を出力すべくなしてある
   ことを特徴とするインターロック回路。