JPH01256176A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPH01256176A JPH01256176A JP8445388A JP8445388A JPH01256176A JP H01256176 A JPH01256176 A JP H01256176A JP 8445388 A JP8445388 A JP 8445388A JP 8445388 A JP8445388 A JP 8445388A JP H01256176 A JPH01256176 A JP H01256176A
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- 239000000758 substrate Substances 0.000 claims abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- General Physics & Mathematics (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［４既要コ
ＨＥＭＴなどのＩｎＧａＡｓ系デバイスの構成に関し、
基板に近い下層部の二次元電子ガスの形成を抑え、デバ
イスの性能を向上させることを目的とし、ＩｎＧａＡｓ
からなる活性層を有し、バッファ層を含む結晶成長層と
ＩｎＰ基板との間に、界面準位を形成したＡｌＧａＡｓ
層が設けられていることを特徴とする。
基板に近い下層部の二次元電子ガスの形成を抑え、デバ
イスの性能を向上させることを目的とし、ＩｎＧａＡｓ
からなる活性層を有し、バッファ層を含む結晶成長層と
ＩｎＰ基板との間に、界面準位を形成したＡｌＧａＡｓ
層が設けられていることを特徴とする。
［産業上の利用分野］
本発明はＨＥＭＴなどのＩｎＧａＡｓ系デバイスの構成
に関する。
に関する。
ＨＥ Ｍ Ｔ （Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トラ
ンジスタ）や各種ＦＥＴなどを構成する化合物半導体デ
バイスは超高速デバイスとして注目されているが、それ
らのデバイスは更にその性能の改善が要望されている。
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トラ
ンジスタ）や各種ＦＥＴなどを構成する化合物半導体デ
バイスは超高速デバイスとして注目されているが、それ
らのデバイスは更にその性能の改善が要望されている。
［従来の技術〕
第３図は従来のＧａＡｓ層 ｎ−ＡｌＧａＡｓ系ＨＥＭ
Ｔの構造断面図を示しており、１は半絶縁性ＧａＡｓ基
板。
Ｔの構造断面図を示しており、１は半絶縁性ＧａＡｓ基
板。
２はノンドープＧａＡｓ層（チャネル層；活性層）。
３はｎ ＝ＡＩＧａＡｓｉＪ （電子供給層）、４はｎ
−ＧａＡｓＮ（コンタクト層）、５はＡＩからなるゲ
ート電極。
−ＧａＡｓＮ（コンタクト層）、５はＡＩからなるゲ
ート電極。
６はソース電極、７はドレイン電極である。
第４図は第３図のエネルギーバンド構造図を示しており
、Ｅｃは伝導帯、ＥＦはフェルミ準位で、二次元電子ガ
ス（２ＤＥＧ）がへテロ界面のＧａＡｓ層（チャネル層
）２側に形成されることを図示している。
、Ｅｃは伝導帯、ＥＦはフェルミ準位で、二次元電子ガ
ス（２ＤＥＧ）がへテロ界面のＧａＡｓ層（チャネル層
）２側に形成されることを図示している。
周知のように、その動作概要は、ｎ −ＡＩＧａＡｓＩ
ｎａＡｓ層−から供給された電子がＧａＡｓ層２へ移動
して、ヘテロ界面のＧａＡｓ層２側に二次元電子ガス（
２ＤＥＣ；点線で示す）を発生し、その２ＤＥＧの流れ
をゲートで制御して、トランジスタ動作させるものであ
る。
ｎａＡｓ層−から供給された電子がＧａＡｓ層２へ移動
して、ヘテロ界面のＧａＡｓ層２側に二次元電子ガス（
２ＤＥＣ；点線で示す）を発生し、その２ＤＥＧの流れ
をゲートで制御して、トランジスタ動作させるものであ
る。
また、第５図は従来のＩｎＧａＡｓ層 ｎ −ＩｎＡｌ
Ａｓ系ＩＩＥＭＴの構造断面図を示しており、１１は半
絶縁性ＩｎＰ基板、１２はノンドープＩｎＡｌＡｓ層（
バッファ層；膜厚５０００人）、１３はノンドープＩｎ
ＧａＡｓＪｉ （チャネル層；膜厚１０００人）、１４
はｎ −１ｎＡＩＡｓ層（電子供給層；膜厚５００人）
、１５はｎ −ＩｎＧａＡｓ層（コンタクトＮ）、１６
はＡＩからなるゲート電極、１７はソース電極、１８は
ドレイン電極である。
Ａｓ系ＩＩＥＭＴの構造断面図を示しており、１１は半
絶縁性ＩｎＰ基板、１２はノンドープＩｎＡｌＡｓ層（
バッファ層；膜厚５０００人）、１３はノンドープＩｎ
ＧａＡｓＪｉ （チャネル層；膜厚１０００人）、１４
はｎ −１ｎＡＩＡｓ層（電子供給層；膜厚５００人）
、１５はｎ −ＩｎＧａＡｓ層（コンタクトＮ）、１６
はＡＩからなるゲート電極、１７はソース電極、１８は
ドレイン電極である。
このＩｎＧａＡｓ層 ｎ −１ｎＡＩＡｓ系ＨＥＭＴの
構造は第３図に示すＧａＡｓ層 ｎ−ＡｌＧａＡｓ系Ｈ
ＥＭＴよりも二次元電子ガス濃度が高く、且つ、ＩｎＧ
ａＡｓ層（チャネル層）１３内では上記第３図に示すＨ
ＥＭＴのＧａＡｓＮ（チャネル層）よりも高速にキャリ
アが動くため、−層高速・高性能化された動作特性か得
られる構造である。
構造は第３図に示すＧａＡｓ層 ｎ−ＡｌＧａＡｓ系Ｈ
ＥＭＴよりも二次元電子ガス濃度が高く、且つ、ＩｎＧ
ａＡｓ層（チャネル層）１３内では上記第３図に示すＨ
ＥＭＴのＧａＡｓＮ（チャネル層）よりも高速にキャリ
アが動くため、−層高速・高性能化された動作特性か得
られる構造である。
なお、ここに、ＩｎＡｌＡｓ層１２（バッファ層）を介
在させているのは、ノンドープＩｎＡｌＡｓ層１３（チ
ャネル層）が絶縁体よりもむしろｎ型に近い性質をもっ
ており、そのノンドープＩｎＧａＡｓ層１３を厚く形成
すると、特性低下の恐れがあるからである。
在させているのは、ノンドープＩｎＡｌＡｓ層１３（チ
ャネル層）が絶縁体よりもむしろｎ型に近い性質をもっ
ており、そのノンドープＩｎＧａＡｓ層１３を厚く形成
すると、特性低下の恐れがあるからである。
次の第６図は第５図に示すＨＥＭＴのエネルギーバンド
構造図を示しており、同様にＥｃは伝轟帯、ＥＦはフェ
ルミ準位である。
構造図を示しており、同様にＥｃは伝轟帯、ＥＦはフェ
ルミ準位である。
ところで、第５図に示すＩｎＧａＡｓ ／ ｎ −Ｉｎ
ＡｌＡｓ系ＨＥＭＴは、第６図のエネルギーバンド構造
図に示しているように、二次元電子ガス（２ＤＥＣ）が
チャネル層１３の両側に形成されて、一方のｎ−ＩｎＡ
ｌＡｓ層１４とＩｎＧａＡｓＦｆ１３とのへテロ界面の
ＩｎＧａＡｓ層１３側の二次元電子ガスは制御可能なチ
ャネル電流となるが、他方のＩｎＡｌＡｓＮｌ２ （バ
ッファ層）に近いヘテロ界面のＩｎＧａＡｓ層１３側の
二次元電子ガスは制御の困難なチャネル暗電流として、
ピンチオフ特性には寄与せず、特性を悪くする欠点があ
る。
ＡｌＡｓ系ＨＥＭＴは、第６図のエネルギーバンド構造
図に示しているように、二次元電子ガス（２ＤＥＣ）が
チャネル層１３の両側に形成されて、一方のｎ−ＩｎＡ
ｌＡｓ層１４とＩｎＧａＡｓＦｆ１３とのへテロ界面の
ＩｎＧａＡｓ層１３側の二次元電子ガスは制御可能なチ
ャネル電流となるが、他方のＩｎＡｌＡｓＮｌ２ （バ
ッファ層）に近いヘテロ界面のＩｎＧａＡｓ層１３側の
二次元電子ガスは制御の困難なチャネル暗電流として、
ピンチオフ特性には寄与せず、特性を悪くする欠点があ
る。
即ち、バッファ層に近いチャネル層下層部に発生する二
次元電子ガスは、チャネル層上層部の二次元電子ガスと
同じくバッファ層における深い不純物準位にあるドナー
によって形成されるが、余程の高電圧を印加しないと空
乏層がチャネル層下層部まで達せず、動作信号のオフ時
にもチャネル電流として残こり、ピンチオフ特性を低下
させることになる。
次元電子ガスは、チャネル層上層部の二次元電子ガスと
同じくバッファ層における深い不純物準位にあるドナー
によって形成されるが、余程の高電圧を印加しないと空
乏層がチャネル層下層部まで達せず、動作信号のオフ時
にもチャネル電流として残こり、ピンチオフ特性を低下
させることになる。
また、このようにチャネル層下層部の二次元電子ガスは
、ｉｃを作成した場合に素子間の電気的分離を不完全と
して、ＩＣの良特性を得ることが困難になる欠点がある
。
、ｉｃを作成した場合に素子間の電気的分離を不完全と
して、ＩＣの良特性を得ることが困難になる欠点がある
。
従って、ＩｎＧａＡｓ ／ ｎ −ＩｎＡｌＡｓ系ＨＥ
ＭＴでは、ＩｎＡｌＡｓ層をバッファ層として介在させ
て、且つ、バッファ層側の二次元電子ガスの発生を抑え
る構造が要望されている。
ＭＴでは、ＩｎＡｌＡｓ層をバッファ層として介在させ
て、且つ、バッファ層側の二次元電子ガスの発生を抑え
る構造が要望されている。
本発明はこの問題点を解消して、下層部の二次元電子ガ
スの発生を抑え、デバイス性能を向上させることを目的
としたＩｎＧａＡｓ層 ｎ −１ｎＡＩＡｓ系半導体装
置を提案するものである。
スの発生を抑え、デバイス性能を向上させることを目的
としたＩｎＧａＡｓ層 ｎ −１ｎＡＩＡｓ系半導体装
置を提案するものである。
［課題を解決するための手段］
その目的は、ＩｎＧａＡｓからなる活性層を有し、バッ
ファ層を含む結晶成長層とＩｎＰ基板との間に、界面準
位を形成した２００Å以下程度の厚さのＡＩＧａＡｓＪ
ｉが設けられている化合物半導体装置によって達成され
る。
ファ層を含む結晶成長層とＩｎＰ基板との間に、界面準
位を形成した２００Å以下程度の厚さのＡＩＧａＡｓＪ
ｉが設けられている化合物半導体装置によって達成され
る。
［作用］
即ち、本発明は、界面準位を形成した、例えば薄膜（２
００Å以下）のＡｌＧａＡｓ５をＩｎＰ基板とバッファ
層との間に設け、その界面準位で電子を捕獲させて電子
の移動を防止し、下層部の二次元電子ガスの形成を抑制
するものである。
００Å以下）のＡｌＧａＡｓ５をＩｎＰ基板とバッファ
層との間に設け、その界面準位で電子を捕獲させて電子
の移動を防止し、下層部の二次元電子ガスの形成を抑制
するものである。
［実施例〕
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＨＥＭＴの構造断面図を示して
おり、１１は半絶縁性１ｎＰ基板、１２はＩｎＡｌＡｓ
層（バッファＮ＞ 、１３はノンドープＩｎＧａＡｓ層
（チャネル層；活性層）、１４はｎ −１ｎＡＩＡｓ層
（電子供給層）、１５はｎ −ＩｎＧａＡｓ層（コンタ
クト層）。
おり、１１は半絶縁性１ｎＰ基板、１２はＩｎＡｌＡｓ
層（バッファＮ＞ 、１３はノンドープＩｎＧａＡｓ層
（チャネル層；活性層）、１４はｎ −１ｎＡＩＡｓ層
（電子供給層）、１５はｎ −ＩｎＧａＡｓ層（コンタ
クト層）。
１６はゲート電極、１７はソース電極、１８はドレイン
電極、 ２０はＡｌＧａＡｓ層（界面準位層）である。
電極、 ２０はＡｌＧａＡｓ層（界面準位層）である。
第２図は第１図のエネルギーバンド構造図を示し、Ｉｎ
Ｐ基板１１からｎ −１ｎＡＩＡｓ層１４（電子供給層
）までの構造図で、Ｅｃは伝導帯、ＥＦはフェルミ準位
である。
Ｐ基板１１からｎ −１ｎＡＩＡｓ層１４（電子供給層
）までの構造図で、Ｅｃは伝導帯、ＥＦはフェルミ準位
である。
この第２図に示すエネルギーバンド構造図と第６図に示
すエネルギーバンド構造図とを比較すれば明らかなよう
に、界面準位層２０を介在させると、その存在のために
バッファ層の伝導帯Ｅｃが引き上げられて高レベルにな
り、その結果、ヘテロ界面のチャネル層側の二次元電子
ガスが形成されなくなる。換言すれば、これは界面準位
Ｊｉ２０に電子をトラツブさせることになる。
すエネルギーバンド構造図とを比較すれば明らかなよう
に、界面準位層２０を介在させると、その存在のために
バッファ層の伝導帯Ｅｃが引き上げられて高レベルにな
り、その結果、ヘテロ界面のチャネル層側の二次元電子
ガスが形成されなくなる。換言すれば、これは界面準位
Ｊｉ２０に電子をトラツブさせることになる。
次に、本発明にかかる構造の界面準位層２０の形成を主
体にした形成法を説明すると、まず、半絶縁性１ｎＰ基
板１１の上に膜厚２０人のＡＩ、、ＧａａｔＡｓ層（界
面準位Ｎ）２０を結晶成長する。この結晶成長には分子
線エピタキシャル成長（ＭＢＥ）法を用いるが、界面準
位層を成長した後、密閉容器から一旦取り出して表面を
大気に接触させて界面準位を形成させる。この時、例え
ば、ＡｌＧａＡｓＮ２Ｏの膜厚は２００Å以下（５０Å
以下が望ましい）と薄＜シて、清々７〜８原子層分のみ
成長する。それは、厚く成長すれば、ＩｎＰ基板との格
子常数の相違から結晶欠陥が発生し易くなるからである
。
体にした形成法を説明すると、まず、半絶縁性１ｎＰ基
板１１の上に膜厚２０人のＡＩ、、ＧａａｔＡｓ層（界
面準位Ｎ）２０を結晶成長する。この結晶成長には分子
線エピタキシャル成長（ＭＢＥ）法を用いるが、界面準
位層を成長した後、密閉容器から一旦取り出して表面を
大気に接触させて界面準位を形成させる。この時、例え
ば、ＡｌＧａＡｓＮ２Ｏの膜厚は２００Å以下（５０Å
以下が望ましい）と薄＜シて、清々７〜８原子層分のみ
成長する。それは、厚く成長すれば、ＩｎＰ基板との格
子常数の相違から結晶欠陥が発生し易くなるからである
。
次いで、ＡｌＧａＡｓ層（界面準位層）２０の上に、ノ
ンドープＩｎＤ、ＧＩ Ａ１６．Ｎ Ａｓ層（バッファ
層＞ １２の厚みを５０００人、ノンドープＩ ｎ 、
、、 Ｇ ａ ｏ＋７Ａ ｓ層（チャネル層）１３の厚
みを１０００人＋ ｎＩ ｎ、、ｈ Ａ ’ａｎ Ａ
３層（電子供給層；不純物濃度ｌＸｌ０’シｄ）１４
の厚みを５００人。
ンドープＩｎＤ、ＧＩ Ａ１６．Ｎ Ａｓ層（バッファ
層＞ １２の厚みを５０００人、ノンドープＩ ｎ 、
、、 Ｇ ａ ｏ＋７Ａ ｓ層（チャネル層）１３の厚
みを１０００人＋ ｎＩ ｎ、、ｈ Ａ ’ａｎ Ａ
３層（電子供給層；不純物濃度ｌＸｌ０’シｄ）１４
の厚みを５００人。
ｎ −Ｉｎ Ｇａ Ａｓ層（コンタクト層）１５の
厚みを２６．７１ １１．軽 ００人にしてエピタキシャル成長する。このエピタキシ
ャル成長したウェハーに電極を形成して仕上げる。この
デバイスを測定すると、良好なピンチオフ特性が得られ
る。
厚みを２６．７１ １１．軽 ００人にしてエピタキシャル成長する。このエピタキシ
ャル成長したウェハーに電極を形成して仕上げる。この
デバイスを測定すると、良好なピンチオフ特性が得られ
る。
上記はＨＥ Ｍ Ｔの実施例であるが、本発明はＨＥＭ
Ｔに限るものではなく、例えば、ｎ −ＩｎＧａＡｓ層
をチャネル層としたＭＩＳＦＥＴにも適用して同様の効
果がある。
Ｔに限るものではなく、例えば、ｎ −ＩｎＧａＡｓ層
をチャネル層としたＭＩＳＦＥＴにも適用して同様の効
果がある。
［発明の効果コ
以上の実施例の説明から明らかなように、本発明によれ
ば活性層（チャネル層）におけるバッファ層側の二次元
電子ガスの形成が抑制され、ピンチオフ特性が向上して
、高速・高性能化したデバイスが得られるものである。
ば活性層（チャネル層）におけるバッファ層側の二次元
電子ガスの形成が抑制され、ピンチオフ特性が向上して
、高速・高性能化したデバイスが得られるものである。
第１図は本発明にかかるＩｎＧａＡｓ ／ ｎ −１ｎ
ＡＩＡｓ系ＨＥＭＴの構造断面図、 第２図はそのエネルギーバンド構造図、第３図は従来の
ＧａＡｓ層 ｎ−ＡｌＧａＡｓ系ＨＥＭＴの構造断面図
、 第４図はそのエネルギーバンド構造図、第５図は従来の
ＩｎＧａＡｓ ／ ｎ−ＩｎＡｌＡｓ系ＨＥＭＴの構造
断面図、 第６図はそのエネルギーバンド構造図である。 図において、 １１は半絶縁性１ｎＰ基板、 １２はノンドープＩｎＡｌＡｓ層（バッファ層）、１３
はノンドープＩｎＧａＡｓ層（チャネル層）、１４はｎ
−１ｎＡＩＡｓ層（電子供給層）、１５はｎ −Ｉｎ
ＧａＡｓ層！ （コンタクト層）、１６はゲート電極、 １７はソース電極、 １８はドレイン電極、 ２０はＩｎＡｌＡｓ層（界面準位層）、を示している。 ２０】）≦、ｄ−１シ１ツイｉ、ｆ オ■閃丙工午ルイーハツＳａＬ＋幻 第２図 第３図 第４図
ＡＩＡｓ系ＨＥＭＴの構造断面図、 第２図はそのエネルギーバンド構造図、第３図は従来の
ＧａＡｓ層 ｎ−ＡｌＧａＡｓ系ＨＥＭＴの構造断面図
、 第４図はそのエネルギーバンド構造図、第５図は従来の
ＩｎＧａＡｓ ／ ｎ−ＩｎＡｌＡｓ系ＨＥＭＴの構造
断面図、 第６図はそのエネルギーバンド構造図である。 図において、 １１は半絶縁性１ｎＰ基板、 １２はノンドープＩｎＡｌＡｓ層（バッファ層）、１３
はノンドープＩｎＧａＡｓ層（チャネル層）、１４はｎ
−１ｎＡＩＡｓ層（電子供給層）、１５はｎ −Ｉｎ
ＧａＡｓ層！ （コンタクト層）、１６はゲート電極、 １７はソース電極、 １８はドレイン電極、 ２０はＩｎＡｌＡｓ層（界面準位層）、を示している。 ２０】）≦、ｄ−１シ１ツイｉ、ｆ オ■閃丙工午ルイーハツＳａＬ＋幻 第２図 第３図 第４図
Claims (1)
- ＩｎＧａＡｓからなる活性層を有し、バッファ層を含
む結晶成長層とＩｎＰ基板との間に、界面準位を形成し
たＡｌＧａＡｓ層が設けられてなることを特徴とする化
合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8445388A JPH01256176A (ja) | 1988-04-05 | 1988-04-05 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8445388A JPH01256176A (ja) | 1988-04-05 | 1988-04-05 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256176A true JPH01256176A (ja) | 1989-10-12 |
Family
ID=13831042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8445388A Pending JPH01256176A (ja) | 1988-04-05 | 1988-04-05 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0863554A2 (en) * | 1997-03-05 | 1998-09-09 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
-
1988
- 1988-04-05 JP JP8445388A patent/JPH01256176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0863554A2 (en) * | 1997-03-05 | 1998-09-09 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| EP0863554A3 (en) * | 1997-03-05 | 1998-12-30 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
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