JPH01246913A - ディジタルフィルター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、テーブルルックアップ方式のディジタルフィ
ルターに関するものである。

【従来の技術】

従来、画像データの処理に、非巡回型ディジタルフィル
ターが用いられている。非巡回型ディジタルフィルター
では、入力信号系列およびそれをある時間遅延させた信
号系列にそれぞれ所定の係数を乗じ、その結果を加算す
ることにより出力信号系列を得る。 このようなディジタルフィルターの演算の高速化を図り
、合わせて回路の簡略化を図るため、近年、テーブルル
ックアンプ方式のディジタルフィルターが提案されてい
る。これは、入力データとフィルター係数との乗算結果
を予め記憶装置に記憶させておき、入力データをアドレ
スとして記憶装置にアクセスし、乗算結果を読み出すと
いうものである。 第４図に、そのような従来のディジタルフィルターを構
成する基本回路を示す。第４図において、１は書き込み
データ入力側子、２は画像データ入力側子、３は書き込
みアドレス入力側子、４は記憶回路、８はリードライト
選択信号入力側子、９はライトイネーブル信号入力側子
、１２は読み出し端子である。この例の記憶回路４とし
ては、ＲＡＭ（ランダムアクセスメモリ）を使用する。 乗算結果を書き込むには、ライトイネーブル信号入力側
子９よりライトイネーブル信号を入力して、記憶回路４
をライトイネーブル状態にする。 リードライト選択信号入力側子８よりライト選択信号を
入力して、マルチプレクサ１０に書き込みアドレス入力
側子３からのアドレス信号を選択させる。すると、その
アドレス信号によって指定されるアドレスに、書き込み
データ入力側子ｌから入力される書き込みデータが書き
込まれる。 乗算結果を読み出すには、リードライト選択信号入力側
子８にリード選択信号を入力して、マルチプレクサ１０
に画像データ入力側子２からの信号を選択させる。する
と、入力される画像データをアドレスとして記憶回路４
にアクセスし、そのアドレスに書き込まれている乗算結
果が読み出される。 第５図に、第４図に示す基本回路を用いて構成した従来
のディジタルフィルターを示す。 種々のカラーを発色させる方法に、３原色として赤色（
Ｒ）、緑色（Ｇ）、′青色（Ｂ）を用いて発色させる加
法混合と、３原色としてシアン（水色）、マゼンダ（紫
色）、イエロー（黄色）を用いて発色させる減法混合と
がある。 第５図は、例えば、加法混合の画像データの赤色（Ｒ）
、緑色（Ｇ）、青色（Ｂ）の成分をフィルター処理して
、減法混合の３原色の１つであるイエロー（黄色）の成
分に変換するためのディジタルフィルターである。同じ
Ｒ，Ｇ、Ｂ成分を基に、残りの２つの成分（シアン、マ
ゼンダ）に変換するためのディジタルフィルターも、同
様に構成される。 第５図において、第４図と同じ符号は、第４図と同じも
のである。そして、２−１ないし２−３は画像データ入
力側子、４−１ないし４−３は記憶回路、５−１ないし
５−５はラッチ回路、６−１．６−２は加算器、７は出
力端子、８はリードライト選択信号、９−１ないし９−
３はライトイネーブル信号線、１０−１ないし１０−３
はマルチプレクサ、１４ａ、１４ｂは記憶回路選択信号
端子、１５は制御回路である。 記憶回路４−１ないし４−３を、それぞれ赤色（Ｒ）、
緑色（Ｇ）、青色（Ｂ）の各成分をフィルター処理する
ための乗算結果格納用のものとす゛ると、画像データの
各色の成分は次のように入力される。 赤色成分−画像データ入力側子２−１へ緑色成分−画像
データ入力側子２−２へ青色成分−画像データ入力側子
２−３へ記憶回路選択信号端子１４ａ、１４ｂへ入力さ
れる信号の組み合わせにより、記憶回路４−１ないし４
−３のうちのどれか１つが選択され、それにライトイネ
ーブル信号が入力される。 書き込み時の動作を、記憶回路４−２に書き込む場合を
例にとり説明する。記憶回路選択信号端子１４ａ、１４
ｂから記憶回路４−２を選択する組み合わせの信号を入
力する。ライトイネーブル信号！９−２を経て、記憶回
路４−２にライトイネーブル信号が送られる。リードラ
イト選択信号入力側子８よりライト選択信号を入力する
と、マルチプレクサ１Ｏ−１〜１０−３は、それぞれ書
き込みアドレス入力側子３を選択する。記憶回路４−２
だけがライトイネーブル状態にされているから、記憶回
路４−２のそのアドレスに、書き込みデータ入力側子１
より入力されるデータ（乗算結果）が書き込まれる。他
の記憶回路への書き込みも同様にして行われる。 読み出し時の動作を、記憶回路４−３より読み出す場合
を例にとり説明する。リードライト選択信号入力側子８
よりリード選択信号を入力すると、マルチプレクサ１０
−３は画像データ入力側子２−３を選択する。入力され
て来る画像データをアドレスとして、記憶回路４−３よ
り乗算結果を読み出す。他の記憶回路からの読み出しも
同様にして行われる。 読み出された乗算結果は、ラッチ回路５−１等にラッチ
された後、加算器６−１．６−２により加算処理され、
出力端子７よりフィルター出力が出力される。 なお、ディジタルフィルターに関する文献としては、特
開昭６１−６５６１６号公報がある。

【発明が解決しようとする課題】

（問題点） しかしながら、前記した従来のディジタルフィルターで
は、書き込みデータ入力側子の数が書き込みデータのビ
ット幅と同しだけ必要とされるので、集積化（ＩＣ化）
する場合のピン数が多くなり、小型化を妨げるという問
題点があった。 （問題点の説明） 仮に、記憶回路４に書き込むデータのピント幅を１６ビ
ツトとすると、書き込みデータ入力側子１の端子数は１
６個となる。従って、集積化する場合、それに対応して
１６個のピンを用意しなければならない。 集積回路用のパッケージは、ピンの数が例えば１００本
のものなら縦何ｃｍ、横何ｃｍというように具備するピ
ンの数によりサイズが決められている。 そのため、スペース的にはパッケージ内にまだ集積回路
を詰め込む余裕は有っても、ピン数が該パッケージが具
備しているピン数を超えてしまうと、より多くのピンを
具備した（当然、サイズは大きくなる）パンケージを使
用しなければならない。 従来のディジタルフィルターでは、書き込みデータを入
力するためのピン数が、ディジタルフィルター全体のピ
ン数の増大に大きく寄与しており、これがネックとなっ
て小型のパッケージを使うことが出来なかった。 本発明は、以上の問題点に濡みてなされたものであり、
記憶回路４に書き込みデータを提供するための端子の数
を減少させることを目的とするものである。

【課題を解決するための手段】

前記課題を解決するため、本発明では、記憶回路よりデ
ィジタル入力信号に対応するアドレスに書き込まれてい
る乗算結果を読み出してフィルター処理を行うディジタ
ルフィルターにおいて、入力側が同一の書き込みデータ
入力側子に接続され出力側が記憶回路に接続され且つ互
いに並列接続された任意の複数Ｎ個のラッチと、各書き
込みデータ入力側子に接読された対応するＮ′ｉＪｉの
ラッチにラッチ制御信号を供給するＮ個のラッチ制御信
号供給手段と、該ラッチ制御信号を基にライトイネーブ
ル信号を形成するライトイネーブル信号形成手段とを備
えることとした。 また、前記書き込みデータを前記記憶回路に書き込むに
際しては、アドレス信号やラッチ制御信号が必要となる
が、そのような信号を発生させるため、次のような手段
を講じた。 即ち、前記書き込みデータの前記記憶回路への書き込み
時に必要なアドレス信号を幾つかの出力ビットの値を利
用して発生させるカウンタと、該カウンタの他の出力ビ
ットの値をデコードして前記ラッチ制御信号を得るデコ
ーダとを備えることとした。

【作　　用】

幾つかのビットから形成されている１個の書き込みデー
タを、Ｎ個に分割する。分割した１個目を書き込みデー
タ入力側子から入力する。入力された値を、書き込みデ
ータ入力側子に接続されているＮ個のラッチの内の第１
のラッチにラッチする。 次に、分割した２個目を同様に入力して、Ｎ個のラッチ
の内の第２のラッチにラッチする。 以下これを、分割したＮ個目を入力するまで行うことに
より、１個の書き込みデータの入力を完了する。 記憶回路への書き込みは、前記のようにしてラッチされ
た値のラッチを解除すると同時に、前記記憶回路をライ
トイネーブル状態にすることによって行う。

【実　施　例】

以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図に、本発明のディジタルフィルターを構成するデ
ィジタルフィルター基本回路を示す。第１図において、
１．１−１ないし１−８は書き込みデータ入力側子、４
は記憶回路、１６−１ａないし１６−８ｂはラッチ、１
７．１８はインバータ、１９はＮＯＲ回路、２０はディ
ジタルフィルター基本回路、Ａ、　Ｂはラッチ制御信号
端子である。 なお、本発明は、書き込みデータ人力用の端子数を減ら
すことに関するものであり、データの読み出しに関する
配線は関係ないので、それらは第１図では省略しである
。 仮に、記憶回路４に書き込むデータのビット幅を１６ビ
ツトとする。これを入力するのに、従来なら１６個の入
力側子を必要としていたが、第１図の場合は、半分の８
個（１−１ないし１−８）で済む。その理由を、以下に
説明する。 記憶回路４ヘデータ（フィルター演算に必要な乗算結果
）を書き込むには、１６ビツトを上位８ビツト下位８ビ
ットの２つに分ける。 そして、先ず上位８ビツトを、書き込みデータ入力側子
１−１ないし１−８から入力して、ラッチ１６−１ａな
いし１６−８ａヘラッチする。これらにおけるラッチは
、インバータ１７から供給されるローｒＯＪのラッチ信
号によって行われる。 つまり、ラッチ制御信号端子Ａからハイ「１」が入力さ
れた時、ラッチされる。 次に、下位８ビツトを、書き込みデータ入力側子１−１
ないしｌ−８から入力して、ラッチ１６−Ｉｂないし１
６−８ｂヘラツチする。これらにおけるラッチは、イン
バータ１８から供給されるロー「０」のラッチ信号によ
って行われる。つまり、ラッチ制御信号端子Ｂからハイ
「１」が入力された時、ラッチされる。 ラッチ制御信号端子Ａ、Ｂには、交互にハイが入力され
るようにする。すると、上位半分のビット下位半分のビ
ットが交互にラッチされる。ラッチが解除されるのは、
インバータ１７．１８から供給される信号がハイ「１」
の時（従って、ラッチ制御信号端子Ａ、Ｂからロー「０
」が供給される時）であるから、ラッチの解除も交互に
行われることになる。 ラッチされていたデータが解除された時、記憶回路４に
書き込むわけであるが、その際に必要とされるライトイ
ネーブル信号は、ＮＯＲ回路１９から供給される。ＮＯ
Ｒ回路１９は、ラッチ制御信号入力側子Ａ、Ｂのいずれ
からハイの信号が人力されても、ローの信号を出力して
、記憶回路４をライトイネーブルにする。 従って、ラッチ制御信号端子Ａがハイ（Ｂはロー）の時
ラッチ１６−１ａないし１６−８８にラッチされた８ビ
ツトのデータは、次にラッチ制御信号端子Ａがロー（Ｂ
はハイ）になった時ラッチを解除される。この時、Ｂハ
イによりライトイネーブル信号が記憶回路４に供給され
、ラッチを解除されたデータは記憶回路４に書き込まれ
る。書き込み先のアドレスは、書き込みアドレス入力側
子３より供給されるアドレス信号で指定されるアドレス
である。 ラッチ１６−１ｂないし１６−８　ｂにラッチされたデ
ータの書き込みも、同様にして行われる。 第１図の例では、１つの書き込みデータ入力側子に対し
て２個のラッチを設け、書き込むデータのビット幅を２
分割して２段階に分けて入力し、その結果、書き込みデ
ータ入力側子数が２分の１で済んでいる。しかし、この
ようなケースに限られるわけではない、一般には、１個
の書き込みデータ入力側子に対してＮ個のラッチを設け
、書き込むデータのビット幅をＮ分割してＮ段階に分け
て入力すれば、書き込みデータ入力側子数をＮ分の１に
することが出来る。 第２図に、第１図のディジタルフィルター基本回路２０
を幾つか用いて構成した本発明の実施例にかかわるディ
ジタルフィルターを示す。第１図と同様、データの読み
出しに関する配線は、図示を省略しである。 第２図において、■は書き込みデータ入力側子、２０−
１ないし２０−６は第１図の２０に相当するディジタル
フィルター基本回路、２１はカウンタ、２２はデコーダ
、Ａ、ないしＢ６はラッチ制御信号端子である。 カウンタ２１は、アドレス信号およびラッチ制御信号を
発生させるためのもので、同じ集積回路装置内に集積化
して設けられる。７ビソトのカウンタが例として示しで
あるが、第２ビツトＢ２から第４ビツトＢ４までがアド
レス信号として使用される。その他のビット（Ｂｌ、Ｂ
５．Ｂ６．Ｂ７）は、デコーダ２２に入力され、ラッチ
制御信号を発生するのに使用される。 第３図は、カウンタにより発生されるアドレス信号およ
びラッチ制御信号を示す。 第３図（イ）は、クロック毎に変化してゆくカウンタ２
１の全ビットの出力を示したものである。 第３図（ロ）、（ハ）は、デコーダ２２に入力されるピ
ントだけ取り出して示したものである。 第３図（イ）でｒ２０−１用」と記しである部分は、デ
ィジタルフィルター基本回路２０−１への書き込みを行
うためのものである。同様に、ｒ２０−２用Ｊ、ｒ２０
−３用」と記しである部分は、それぞれディジタルフィ
ルター基本回路２０−２．２０−３への書き込みを行う
ためのものである。それらは、Ｂ５〜Ｂ７が次のような
値になることによって区別される。 ８７　８６　　Ｂ５ ０　０　０　→ｒ２０−１用」 ０　０　　１　−ｒ２０−２用」 ０　１　０　→ｒ２０−３用」 アドレス信号としてはＢ２〜Ｂ４の値を利用し、２クロ
フク連続して同じアドレスを指し示すようにしである。 これは、１つのアドレスに書き込むべきデータを２つに
分割し、２クロツクにわたって書き込むようにした第１
図の場合に対応させたものである。この場合には、２ク
ロツクの間同じアドレスを指し示す必要があるからであ
る。 もし、４分割した場合であるなら、４クロツク′　　　
の間同じアドレスを指し示す必要がある。このようなア
ドレス信号は、分割数に応じ、カウンタの出力ビットを
適宜利用して生成する。 第３図（ロ）は、ディジタルフィルター基本回路２０−
１に書き込む時のデコードの状況を示す。 第３図（ロ）の各ビットの値は、第３図（イ）のｒ２０
−１用」の部分のＢｌ、８５〜Ｂ７を抜き書きしたもの
である。この場合には、デコーダ２２にはｒｏｏｏｏＪ
とｒｏｏｏｌＪの２種の信号しか入らない。これらは、
それぞれラッチ制御信号端子Ａ＋、Ｂ＋にハイの出力が
現れるようにデコードされる。 このＡ＋、Ｂ＋に現れた信号は、第１図で述べたように
、ラッチ制御信号およびライトイネーブル信号として使
われる。 第３図（ハ）は、同様に、ディジタルフィルター基本回
路２０−２に書き込む時のデコードの状況を示す。 １つのデータを構成するビット幅を幾つかに分割して書
き込みを行う場合、そのアドレス信号。 ラッチ制御信号、ライトイネーブル信号を互いに密接な
関連を持たせながら発生させる必要があるが、それらを
前記したように、１つのカウンタを用いて発生させるこ
とが出来る。 そのカウンタをディジタルフィルターと一緒に集積化し
て組み込んでしまうと、上記各信号を発生させるための
外付は回路が不要となる（第５図の従来例では、外付は
回路でアドレス信号を発生させ、それを書き込みアドレ
ス入力側子３に入力している）。すると、ディジタルフ
ィルターとそれを動作させるための回路を含めた装置全
体は、更に小型化される。同時に、集積化されたカウン
タを動作させるのに必要な電力は極く僅かで済むから、
消費電力を低減することも出来る。 また、カウンタとして、０ではない途中の値を与えてそ
の値からカウントアンプして行くタイプのもの（いわゆ
るローダプルのカウンタ）を用い。 れば、任意のディジタルフィルター基本回路の記憶回路
だけを選んで、書き込むことも出来る。 第１図では、１つの書き込みデータ入力側子に接続され
るラッチの数が２個の場合を示しているが、任意の複数
Ｎ個とすることが出来る。このＮを大にすればするほど
、書き込みデータ入力側子の数は少なくて済む。極端な
場合、１個の書き込みデータのビット幅がＭである時、
書き込みデータ入力側子にＭ個のラッチを接続すること
とすれば、書き込みデータ入力側子の数は１個で済んで
しまう。

【発明の効果】

以上述べた如く、本発明のディジタルフィルターによれ
ば、ディジタルフィルターに乗算結果を入力するための
書き込みデータ入力側子の数を減少することが出来るの
で、ディジタルフィルター全体の端子数を減らすことが
出来る。そのため、集積化した場合、サイズの小さなパ
ンケージの使用が可能となる。 マタ、書き込み時に必要とされるアドレス信号やラッチ
制御信号を１つのカウンタで発生させ、しかもそのカウ
ンタをディジタルフィルターと一緒に集積化して組み込
んでしまうと、上記各信号を発生させるための外付は回
路が不要となる。それゆえ、ディジタルフィルターとそ
れを動作させるための回路を含めた装置全体は、更に小
型化される。同時に、集積化されたカウンタを動作させ
るのに必要な電力は掻く僅かで済むから、消費電力を低
減することが出来る。

【図面の簡単な説明】

第１図・・・本発明のディジタルフィルターを構成する
基本回路 第２図・・・本発明の実施例にかかわるディジタルフィ
ルター 第３図・・・カウンタにより発生されるアドレス信号お
よびラッチ制御信号を示す図 第４図・・・従来のディジタルフィルターを構成する基
本回路 第５図・・・従来のディジタルフィルター図において、
ｌは書き込みデータ入力側子、２゜２−１ないし２−３
は画像データ入力側子、３は書き込みアドレス入力側子
、４．４−１ないし４−３は記憶回路、５−１ないし５
−５はラッチ回路、６−１．６−２は加算器、７は出力
端子、８はリードライト選択信号、９はライトイネーブ
ル信号入力側子、１０、はマルチプレクサ、１２は読み
出し端子、１４ａ、１４ｂは記憶回路選択信号端子、１
５は制御回路、１６−１ａないし１６−８ｂはラッチ、
１７．１８はインバータ、１９はＮＯＲ回路、２０．２
０−１ないし２０−６はディジタルフィルターユニット
、２１はカウンタ、２２はデコーダである。

Claims (2)

【特許請求の範囲】
1. （１）記憶回路よりディジタル入力信号に対応するアド
   レスに書き込まれている乗算結果を読み出してフィルタ
   ー処理を行うディジタルフィルターにおいて、 入力側が同一の書き込みデータ入力端子に接続され出力
   側が記憶回路に接続され且つ互いに並列接続された任意
   の複数Ｎ個のラッチと、各書き込みデータ入力端子に接
   続された対応するＮ組のラッチにラッチ制御信号を供給
   するＮ個のラッチ制御信号供給手段と、該ラッチ制御信
   号を基にライトイネーブル信号を形成するライトイネー
   ブル信号形成手段とを備えたことを特徴とするディジタ
   ルフィルター。
2. （２）前記書き込みデータの前記記憶回路への書き込み
   時に必要なアドレス信号を幾つかの出力ビットの値を利
   用して発生させるカウンタと、該カウンタの他の出力ビ
   ットの値をデコードして前記ラッチ制御信号を得るデコ
   ーダとを備えたことを特徴とする特許請求の範囲第１項
   記載のディジタルフィルター。