JPH05159019A - プリント基板設計システム - Google Patents
プリント基板設計システムInfo
- Publication number
- JPH05159019A JPH05159019A JP3321927A JP32192791A JPH05159019A JP H05159019 A JPH05159019 A JP H05159019A JP 3321927 A JP3321927 A JP 3321927A JP 32192791 A JP32192791 A JP 32192791A JP H05159019 A JPH05159019 A JP H05159019A
- Authority
- JP
- Japan
- Prior art keywords
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- information
- blocks
- board
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
Abstract
(57)【要約】
【目的】 本発明はプリント基板設計システムに関し、
設計期間の短縮を図ることを目的としている。 【構成】 回路図データを基にプリント基板設計を行う
プリント基板設計システムにおいて、回路図データを機
能毎にブロック化し、ブロック化した回路図にブロック
識別子を付与し、更にネット情報及び部品情報をその各
機能ブロックとレベル毎に生成・管理し、これら情報に
基づいてブロック毎にプリント基板を作成し、最後にブ
ロック毎のプリント基板を合成して１枚のプリント基板
とするように構成する。
設計期間の短縮を図ることを目的としている。 【構成】 回路図データを基にプリント基板設計を行う
プリント基板設計システムにおいて、回路図データを機
能毎にブロック化し、ブロック化した回路図にブロック
識別子を付与し、更にネット情報及び部品情報をその各
機能ブロックとレベル毎に生成・管理し、これら情報に
基づいてブロック毎にプリント基板を作成し、最後にブ
ロック毎のプリント基板を合成して１枚のプリント基板
とするように構成する。
Description
【０００１】
【産業上の利用分野】本発明はプリント基板設計システ
ムに関し、更に詳しくはプリント基板を機能毎にブロッ
クに分割して、ブロック毎に設計するようにしたプリン
ト基板設計システムに関する。
ムに関し、更に詳しくはプリント基板を機能毎にブロッ
クに分割して、ブロック毎に設計するようにしたプリン
ト基板設計システムに関する。
【０００２】
【従来の技術】ＣＡＤシステムを用いてプリント基板を
設計する作業は、従来より行われている。この種の装置
において、回路図データを基にプリント基板を設計する
場合、回路図から生成されるネット情報（使用部品相互
の端子間接続情報）と部品情報（プリント基板を作成す
る際にどのような部品を用いるかを定義したもの）を基
準にしてプリント基板の設計を行っている。
設計する作業は、従来より行われている。この種の装置
において、回路図データを基にプリント基板を設計する
場合、回路図から生成されるネット情報（使用部品相互
の端子間接続情報）と部品情報（プリント基板を作成す
る際にどのような部品を用いるかを定義したもの）を基
準にしてプリント基板の設計を行っている。
【０００３】
【発明が解決しようとする課題】従来システムでは、プ
リント基板を機能ブロック毎に分割・管理できるデータ
構造となっていないので、１枚のプリント基板を１人の
設計者が担当して設計していた。従来の方式では、大規
模基板（例えばマルチメディアＡＶ等のアナログ回路と
ディジタル回路が混在する複合基板等）を作成する時
に、１人の設計者では時間がかかりすぎるという問題が
ある。
リント基板を機能ブロック毎に分割・管理できるデータ
構造となっていないので、１枚のプリント基板を１人の
設計者が担当して設計していた。従来の方式では、大規
模基板（例えばマルチメディアＡＶ等のアナログ回路と
ディジタル回路が混在する複合基板等）を作成する時
に、１人の設計者では時間がかかりすぎるという問題が
ある。
【０００４】また、大規模なプリント基板を設計する場
合に、設計に必要な部分だけを取り込んで作業すること
はできず、基板全体のデータを取り込まねば設計作業が
できない構造となっており、非常に不便であった。この
ように、従来システムでは プリント基板を機能ブロック等のレベル毎に分割して
分担設計を行うことができず、設計期間の大幅な短縮を
行うことができなかった。 大規模な基板の設計の場合には、プリント基板設計シ
ステムのメモリ使用量及び応答の負荷が大きいという問
題があった。
合に、設計に必要な部分だけを取り込んで作業すること
はできず、基板全体のデータを取り込まねば設計作業が
できない構造となっており、非常に不便であった。この
ように、従来システムでは プリント基板を機能ブロック等のレベル毎に分割して
分担設計を行うことができず、設計期間の大幅な短縮を
行うことができなかった。 大規模な基板の設計の場合には、プリント基板設計シ
ステムのメモリ使用量及び応答の負荷が大きいという問
題があった。
【０００５】本発明はこのような課題に鑑みてなされた
ものであって、設計期間の大幅な短縮を行うことができ
るプリント基板設計システムを提供することを目的とし
ている。
ものであって、設計期間の大幅な短縮を行うことができ
るプリント基板設計システムを提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】前記した課題を解決する
本発明は、回路図データを基にプリント基板設計を行う
プリント基板設計システムにおいて、回路図データを機
能毎にブロック化し、ブロック化した回路図にブロック
識別子を付与し、更にネット情報及び部品情報をその各
機能ブロックとレベル毎に生成・管理し、これら情報に
基づいてブロック毎にプリント基板を作成し、最後にブ
ロック毎のプリント基板を合成して１枚のプリント基板
とするようにしたことを特徴としている。
本発明は、回路図データを基にプリント基板設計を行う
プリント基板設計システムにおいて、回路図データを機
能毎にブロック化し、ブロック化した回路図にブロック
識別子を付与し、更にネット情報及び部品情報をその各
機能ブロックとレベル毎に生成・管理し、これら情報に
基づいてブロック毎にプリント基板を作成し、最後にブ
ロック毎のプリント基板を合成して１枚のプリント基板
とするようにしたことを特徴としている。
【０００７】
【作用】回路図を機能毎にブロック化し、ブロック毎に
ネット情報及び部品情報をレベル毎に階層化して管理す
る。そして、これら情報に基づいてブロック毎に設計す
ることを可能とする。このような構成とすることによ
り、設計期間の大幅な短縮を行うことができるプリント
基板設計システムを提供することができる。
ネット情報及び部品情報をレベル毎に階層化して管理す
る。そして、これら情報に基づいてブロック毎に設計す
ることを可能とする。このような構成とすることによ
り、設計期間の大幅な短縮を行うことができるプリント
基板設計システムを提供することができる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の作用説明図である。例え
ば、図に示すような回路図１があるものとする。この回
路図は、機能毎にＡ，Ｂ，Ｃと分割できるものとする。
そこで、回路図１を機能単位でブロックに分割する（Ｓ
１）。ここでは、回路図Ａ，回路図Ｂ，回路図Ｃの３つ
に分割する。ここで、各ブロック間の接続情報も併せて
生成しておく。
に説明する。図１は本発明の作用説明図である。例え
ば、図に示すような回路図１があるものとする。この回
路図は、機能毎にＡ，Ｂ，Ｃと分割できるものとする。
そこで、回路図１を機能単位でブロックに分割する（Ｓ
１）。ここでは、回路図Ａ，回路図Ｂ，回路図Ｃの３つ
に分割する。ここで、各ブロック間の接続情報も併せて
生成しておく。
【０００９】回路図が機能毎に分割されたら、今度は分
割された回路図毎にブロック設計を行う（Ｓ２）。図で
は、ブロックＡ，ブロックＢ，ブロックＣの３つのブロ
ックが生成される。ブロック設計が終了したら、各ブロ
ックを編集合成する（Ｓ３）。この結果、１枚の完成さ
れたプリント基板２が得られる。
割された回路図毎にブロック設計を行う（Ｓ２）。図で
は、ブロックＡ，ブロックＢ，ブロックＣの３つのブロ
ックが生成される。ブロック設計が終了したら、各ブロ
ックを編集合成する（Ｓ３）。この結果、１枚の完成さ
れたプリント基板２が得られる。
【００１０】図２は本発明の一実施例を示す構成ブロッ
ク図である。図において、１０は回路図である。この回
路図１０は、最上位がブロックＣ１であり、例えば機能
毎にブロックＢ１〜ブロックＢ３に分割される。このよ
うにブロック化されたものに対してＣ１，Ｂ１〜Ｂ３と
いうような識別子が付される。この機能は、ここではブ
ロックＢ１がアナログブロック、ブロックＢ２がディジ
タルブロック、ブロックＢ３が電源ブロックであるもの
とする。
ク図である。図において、１０は回路図である。この回
路図１０は、最上位がブロックＣ１であり、例えば機能
毎にブロックＢ１〜ブロックＢ３に分割される。このよ
うにブロック化されたものに対してＣ１，Ｂ１〜Ｂ３と
いうような識別子が付される。この機能は、ここではブ
ロックＢ１がアナログブロック、ブロックＢ２がディジ
タルブロック、ブロックＢ３が電源ブロックであるもの
とする。
【００１１】各ブロック間は、ブロックＢ１とＢ３とが
仮想端子１１−１５，１２−１２Ａ間がそれぞれ接続さ
れ、ブロックＢ２とＢ３とが仮想端子１３−２Ｂ，１４
−２Ｃ間がそれぞれ接続されている。
仮想端子１１−１５，１２−１２Ａ間がそれぞれ接続さ
れ、ブロックＢ２とＢ３とが仮想端子１３−２Ｂ，１４
−２Ｃ間がそれぞれ接続されている。
【００１２】２０は、回路図１０から接続情報３０を出
力する回路設計装置、４０は回路設計装置２０から出力
した接続情報を基にプリント基板を設計する基板ＣＡＤ
装置である。５０は、該基板ＣＡＤ装置４０で設計され
た各ブロック毎に基板を編集して完成された回路図１０
に対応するプリント基板である。このように構成された
システムの動作を説明すれば、以下のとおりである。
力する回路設計装置、４０は回路設計装置２０から出力
した接続情報を基にプリント基板を設計する基板ＣＡＤ
装置である。５０は、該基板ＣＡＤ装置４０で設計され
た各ブロック毎に基板を編集して完成された回路図１０
に対応するプリント基板である。このように構成された
システムの動作を説明すれば、以下のとおりである。
【００１３】先ず、回路図１０を、図に示すように機能
毎にブロック化し、各ブロックにＢ１〜Ｂ３という識別
子を付与しておく。次に、回路設計装置２０は回路図１
０の各ブロック情報を読み取って、各ブロックの接続情
報３０を生成し出力する。
毎にブロック化し、各ブロックにＢ１〜Ｂ３という識別
子を付与しておく。次に、回路設計装置２０は回路図１
０の各ブロック情報を読み取って、各ブロックの接続情
報３０を生成し出力する。
【００１４】図３は接続情報の例を示す図である。接続
情報３０は、内部に含む子ブロックを定義するブロック
情報３１，ブロック内で使用する部品を定義する部品情
報３２，部品間の接続情報（ネット）を定義するネット
情報３３及び内部に含むブロックの接続情報３４から構
成されている。
情報３０は、内部に含む子ブロックを定義するブロック
情報３１，ブロック内で使用する部品を定義する部品情
報３２，部品間の接続情報（ネット）を定義するネット
情報３３及び内部に含むブロックの接続情報３４から構
成されている。
【００１５】ブロック情報３１は、内部に含むブロック
の識別子を記述する。部品情報３２は、部品名を記述す
る。ネット情報３３は、同電位で接続する部品端子を記
述する。また、ブロック間の結線がある場合には、ブロ
ック識別子とその仮想端子を同様に記述する。図の仮想
端子３５は、そのネットが外部のブロック等と仮想端子
を介して接続する場合の仮想端子の番号を指定する。
の識別子を記述する。部品情報３２は、部品名を記述す
る。ネット情報３３は、同電位で接続する部品端子を記
述する。また、ブロック間の結線がある場合には、ブロ
ック識別子とその仮想端子を同様に記述する。図の仮想
端子３５は、そのネットが外部のブロック等と仮想端子
を介して接続する場合の仮想端子の番号を指定する。
【００１６】基板ＣＡＤ装置４０は、図３に示したよう
な接続情報３０から情報を読み取って、ブロック毎にプ
リント基板の設計を行う。この場合において、接続情報
３０がブロック毎に階層構造となっているので、プリン
ト基板を分割管理することができ、従来のように基板全
体の情報を取り込んで設計する必要はない。従って、設
計者がブロック毎に分担して設計することが可能とな
り、設計期間の大幅な短縮を行うことができる。
な接続情報３０から情報を読み取って、ブロック毎にプ
リント基板の設計を行う。この場合において、接続情報
３０がブロック毎に階層構造となっているので、プリン
ト基板を分割管理することができ、従来のように基板全
体の情報を取り込んで設計する必要はない。従って、設
計者がブロック毎に分担して設計することが可能とな
り、設計期間の大幅な短縮を行うことができる。
【００１７】基板ＣＡＤ装置４０で作成されたブロック
毎のプリント基板データは、最後に基板ＣＡＤ装置４０
で合成され、１枚のプリント基板５０となる。図２で
は、アナログブロックＢ１，ディジタルブロックＢ２及
び電源ブロックＢ３が合成されて、１枚のプリント基板
ができあがった状態を示している。電源ブロックＢ３の
端子２Ｄ，２ＥとアナログブロックＢ１の端子２Ｈ，２
Ｉがそれぞれ接続され、電源ブロックＢ３の端子２Ｆ，
２ＧとディジタルブロックＢ２の端子２Ｊ，２Ｋとがそ
れぞれ接続されている。
毎のプリント基板データは、最後に基板ＣＡＤ装置４０
で合成され、１枚のプリント基板５０となる。図２で
は、アナログブロックＢ１，ディジタルブロックＢ２及
び電源ブロックＢ３が合成されて、１枚のプリント基板
ができあがった状態を示している。電源ブロックＢ３の
端子２Ｄ，２ＥとアナログブロックＢ１の端子２Ｈ，２
Ｉがそれぞれ接続され、電源ブロックＢ３の端子２Ｆ，
２ＧとディジタルブロックＢ２の端子２Ｊ，２Ｋとがそ
れぞれ接続されている。
【００１８】図４は接続情報の具体例を示す図である。
接続情報３０において、ブロック情報３１には、Ｂ１，
Ｂ２，Ｂ３のブロックが定義されている。ブロックＣ１
は、Ｂ１，Ｂ２，Ｂ３のブロックのみで構成されてお
り、部品は存在しないので、部品情報３２には何も定義
されていない。ネット情報３３には、ブロックＢ１〜Ｂ
３間の接続情報が格納されている。
接続情報３０において、ブロック情報３１には、Ｂ１，
Ｂ２，Ｂ３のブロックが定義されている。ブロックＣ１
は、Ｂ１，Ｂ２，Ｂ３のブロックのみで構成されてお
り、部品は存在しないので、部品情報３２には何も定義
されていない。ネット情報３３には、ブロックＢ１〜Ｂ
３間の接続情報が格納されている。
【００１９】例えば、ＮＥＴ００１は、ブロックＢ１と
ブロックＢ３をＢ１の仮想端子１とＢ３の仮想端子１で
接続している（図のＢ１−１，Ｂ３−１がこれに相当し
ている）。ＮＥＴ００２は、ブロックＢ１とブロックＢ
３を、Ｂ１の仮想端子２とＢ３の仮想端子２で接続して
いる。ＮＥＴ００３は、ブロックＢ２とＢ３を、Ｂ２の
仮想端子１とＢ３の仮想端子３で接続している。ＮＥＴ
００４は、ブロックＢ２とＢ３を、Ｂ２の仮想端子２と
Ｂ３の仮想端子４で接続している。
ブロックＢ３をＢ１の仮想端子１とＢ３の仮想端子１で
接続している（図のＢ１−１，Ｂ３−１がこれに相当し
ている）。ＮＥＴ００２は、ブロックＢ１とブロックＢ
３を、Ｂ１の仮想端子２とＢ３の仮想端子２で接続して
いる。ＮＥＴ００３は、ブロックＢ２とＢ３を、Ｂ２の
仮想端子１とＢ３の仮想端子３で接続している。ＮＥＴ
００４は、ブロックＢ２とＢ３を、Ｂ２の仮想端子２と
Ｂ３の仮想端子４で接続している。
【００２０】接続情報３４には、ブロックＣ１内の子ブ
ロックＢ１の接続情報が記述されている。ブロックＢ１
内には子ブロックはないので、ブロック情報はない。部
品情報３４ａには、ブロックＢ１には部品ＩＣ１，ＩＣ
２，ＩＣ３，ＩＣ４が存在することが示されている。次
のネット情報３４ｂには、ＩＣ１−１とＩＣ２−１が接
続され、このネットは仮想端子に接続するので、ＮＥＴ
００１の名前の後ろに［１］の仮想端子の指定が示され
ている。
ロックＢ１の接続情報が記述されている。ブロックＢ１
内には子ブロックはないので、ブロック情報はない。部
品情報３４ａには、ブロックＢ１には部品ＩＣ１，ＩＣ
２，ＩＣ３，ＩＣ４が存在することが示されている。次
のネット情報３４ｂには、ＩＣ１−１とＩＣ２−１が接
続され、このネットは仮想端子に接続するので、ＮＥＴ
００１の名前の後ろに［１］の仮想端子の指定が示され
ている。
【００２１】また、ＩＣ３−１とＩＣ４−１とが接続さ
れ、このネットも仮想端子に接続するので、ＮＥＴ００
２のネット名の後ろに［２］の仮想端子の指定がある。
このように、この例では、先ず大きなブロックＣ１につ
いてのブロック情報，部品情報，ネット情報があり、そ
の次にブロックＣ１を構成する子ブロックについてのブ
ロック情報，部品情報，ネット情報が階層的に構成され
ている。その他のブロックＢ２，Ｂ３についても同様の
形式で接続情報が記述されている。このように、接続情
報３０は、ブロック情報が階層的に記述されているの
で、設計者は必要に応じて各階層のブロックのデータを
読出して基板ＣＡＤ装置４０で分担設計ができることな
り、設計期間の短縮が図れるようになる。
れ、このネットも仮想端子に接続するので、ＮＥＴ００
２のネット名の後ろに［２］の仮想端子の指定がある。
このように、この例では、先ず大きなブロックＣ１につ
いてのブロック情報，部品情報，ネット情報があり、そ
の次にブロックＣ１を構成する子ブロックについてのブ
ロック情報，部品情報，ネット情報が階層的に構成され
ている。その他のブロックＢ２，Ｂ３についても同様の
形式で接続情報が記述されている。このように、接続情
報３０は、ブロック情報が階層的に記述されているの
で、設計者は必要に応じて各階層のブロックのデータを
読出して基板ＣＡＤ装置４０で分担設計ができることな
り、設計期間の短縮が図れるようになる。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば回路図を機能毎にブロックに分割し、更にこの分
割したブロックを機能毎にブロックに分割できる場合に
はブロックに分割するという具合に、階層構造として階
層毎にブロック情報，部品情報及びネット情報を管理す
ることにより、分担設計が可能になり、設計期間の短縮
を図ることができる。
よれば回路図を機能毎にブロックに分割し、更にこの分
割したブロックを機能毎にブロックに分割できる場合に
はブロックに分割するという具合に、階層構造として階
層毎にブロック情報，部品情報及びネット情報を管理す
ることにより、分担設計が可能になり、設計期間の短縮
を図ることができる。
【図１】本発明の作用説明図である。
【図２】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図３】接続情報の例を示す図である。
【図４】接続情報の具体例を示す図である。
１０ 回路図 ２０ 回路設計装置 ３０ 接続情報 ４０ 基板ＣＡＤ装置 ５０ プリント基板
Claims (1)
- 【請求項１】 回路図データを基にプリント基板設計を
行うプリント基板設計システムにおいて、 回路図データを機能毎にブロック化し、ブロック化した
回路図にブロック識別子を付与し、更にネット情報及び
部品情報をその各機能ブロックとレベル毎に生成・管理
し、これら情報に基づいてブロック毎にプリント基板を
作成し、最後にブロック毎のプリント基板を合成して１
枚のプリント基板とするようにしたことを特徴とするプ
リント基板設計システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321927A JPH05159019A (ja) | 1991-12-05 | 1991-12-05 | プリント基板設計システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321927A JPH05159019A (ja) | 1991-12-05 | 1991-12-05 | プリント基板設計システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05159019A true JPH05159019A (ja) | 1993-06-25 |
Family
ID=18137973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321927A Pending JPH05159019A (ja) | 1991-12-05 | 1991-12-05 | プリント基板設計システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05159019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017010345A (ja) * | 2015-06-24 | 2017-01-12 | 株式会社日立製作所 | 制御盤設計支援システム |
-
1991
- 1991-12-05 JP JP3321927A patent/JPH05159019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017010345A (ja) * | 2015-06-24 | 2017-01-12 | 株式会社日立製作所 | 制御盤設計支援システム |
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