JPH01244645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01244645A JPH01244645A JP7227188A JP7227188A JPH01244645A JP H01244645 A JPH01244645 A JP H01244645A JP 7227188 A JP7227188 A JP 7227188A JP 7227188 A JP7227188 A JP 7227188A JP H01244645 A JPH01244645 A JP H01244645A
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- insulating film
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関する。
近年、半導体装置の集積化に供ない、コンタクト孔の位
置合せ精度をより高精度に行なう必要がでてきている。
置合せ精度をより高精度に行なう必要がでてきている。
第３図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。第３図に示すように、従来の
半導体装置は、半導体基板１上に酸化膜２を形成し、次
に、その酸化膜上に配線を形成し、更に基板全面に酸ｆ
ヒ膜４を形成した陵、配線３に達するコンタクト孔６を
形成していた。
体チップの断面図である。第３図に示すように、従来の
半導体装置は、半導体基板１上に酸化膜２を形成し、次
に、その酸化膜上に配線を形成し、更に基板全面に酸ｆ
ヒ膜４を形成した陵、配線３に達するコンタクト孔６を
形成していた。
上述した従来の半導体装置では、配線３の側面及び上面
は一度のＣＶＤ法によりすべて酸化膜４としているため
、第３図に示すように、配線３上の酸ｆヒ膜４の段差が
大きくなり、多層配線ｆヒ等に問題が生じるばかりでな
く、配線３に達するコンタクト孔を形成した場合、配線
３とコンタクト孔６の位置合せ精度が悪いとコンタクト
孔６の工・ソチングにおいて、配線３の側面に沿ってコ
ンタクト孔が形成され、時にはコンタクト孔が配線の下
層まで達してしまい、接続の信頼性を低下させる欠点が
あった。
は一度のＣＶＤ法によりすべて酸化膜４としているため
、第３図に示すように、配線３上の酸ｆヒ膜４の段差が
大きくなり、多層配線ｆヒ等に問題が生じるばかりでな
く、配線３に達するコンタクト孔を形成した場合、配線
３とコンタクト孔６の位置合せ精度が悪いとコンタクト
孔６の工・ソチングにおいて、配線３の側面に沿ってコ
ンタクト孔が形成され、時にはコンタクト孔が配線の下
層まで達してしまい、接続の信頼性を低下させる欠点が
あった。
本発明の目的は、上層の絶縁膜の段差を緩和し、しかも
コンタクト孔の位置合せ精度が悪い場合でも、配線の側
面にまでコンタクト孔が形成されないような半導体装置
及びその゛製造方法を提供することにある。
コンタクト孔の位置合せ精度が悪い場合でも、配線の側
面にまでコンタクト孔が形成されないような半導体装置
及びその゛製造方法を提供することにある。
本発明の半導体装置は、半導体基板上の第１の絶縁膜と
、前記第１の絶縁膜上に設けた配線と、前記配線の側面
に設けた第２の絶縁膜と、前記第１の絶縁膜、前記第２
の絶縁膜及び前記配線上に設けた第３の絶縁膜とを含ん
で構成され、更に本発明の半導体装置の第１の製造方法
は、半導１本基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に配線を形成する工程と、基板全面
に第２の絶縁膜を堆積する工程と、前記配線のＩ！１１
１面部以外の領域の前記第２の絶縁膜を異方性エツチン
グにより除去する工程と、基板全面に前記第２の絶縁膜
よりもエツチング速度の速い第３の絶縁膜を堆積する工
程と、前記配線に達するコンタクト孔を前記第３の絶縁
膜に形成する工程とを含んで構成され、また更に第２の
製造方法として、半導体基板上に第１の絶縁膜を堆積す
る工程と、前記第１の絶縁膜上に配線を形成する工程と
、基板全面に第２の絶縁膜を堆積する工程と、前記第２
の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３
の絶縁膜及び前記配線の側面部具外の領域の前記第２の
絶縁膜を異方性エツチングにより除去する工程と、基板
全面に前記第２の絶縁膜よりもエツチング速度の速い第
４の絶縁膜を堆積する工程と、前記配線に達するコンタ
クト孔を前記第４の絶縁膜に形成する工程とを含んで構
成される。
、前記第１の絶縁膜上に設けた配線と、前記配線の側面
に設けた第２の絶縁膜と、前記第１の絶縁膜、前記第２
の絶縁膜及び前記配線上に設けた第３の絶縁膜とを含ん
で構成され、更に本発明の半導体装置の第１の製造方法
は、半導１本基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に配線を形成する工程と、基板全面
に第２の絶縁膜を堆積する工程と、前記配線のＩ！１１
１面部以外の領域の前記第２の絶縁膜を異方性エツチン
グにより除去する工程と、基板全面に前記第２の絶縁膜
よりもエツチング速度の速い第３の絶縁膜を堆積する工
程と、前記配線に達するコンタクト孔を前記第３の絶縁
膜に形成する工程とを含んで構成され、また更に第２の
製造方法として、半導体基板上に第１の絶縁膜を堆積す
る工程と、前記第１の絶縁膜上に配線を形成する工程と
、基板全面に第２の絶縁膜を堆積する工程と、前記第２
の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３
の絶縁膜及び前記配線の側面部具外の領域の前記第２の
絶縁膜を異方性エツチングにより除去する工程と、基板
全面に前記第２の絶縁膜よりもエツチング速度の速い第
４の絶縁膜を堆積する工程と、前記配線に達するコンタ
クト孔を前記第４の絶縁膜に形成する工程とを含んで構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、半導体基板１上にＣＶＤ法
により酸化膜２を０．５μｍ堆積する。次に、アルミニ
ウムをスパッタ法にて０．５μｍ堆積した後、写真蝕刻
法によりパターニングし、配線３を形成する。次に、第
１図（ｂ）に示すように、基板全面にＣＶＤ法により、
酸化膜４を堆積する。次に、第１図（ｃ）に示すように
、異方性上・ソチングにより、配線３の側面のみに酸化
膜４を残す。次に、第１図（ｄ）に示すように、基板全
面にプラズマ窒化膜５を堆積する。次に、第１図（ｅ）
に示すように、写真蝕刻法により、コンタクト孔６のパ
ターンを形成し、レジスト膜をマスクとしてＣＦ４＋０
２のガスを用いてエツチングし、配線３に達するコンタ
クト孔を形成する。尚、図ではコンタクト孔の位置がず
れて描かれているが、本来は出来る限り合っていること
が望ましい。本発明によれば、たとえレジストのパター
ンが大きく形成されたり、位置合せ精度が悪くなり、配
線３のパーターンをはずれて工・ソチングが行なわれて
乙、酸（ヒ膜４と窒化膜５のＣＦ４＋０２に対するエツ
チング速度が異なる為、エツチングが酸化膜４で遅くな
り、配線３の側面にはコンタクト孔は形成されない効果
がある。
により酸化膜２を０．５μｍ堆積する。次に、アルミニ
ウムをスパッタ法にて０．５μｍ堆積した後、写真蝕刻
法によりパターニングし、配線３を形成する。次に、第
１図（ｂ）に示すように、基板全面にＣＶＤ法により、
酸化膜４を堆積する。次に、第１図（ｃ）に示すように
、異方性上・ソチングにより、配線３の側面のみに酸化
膜４を残す。次に、第１図（ｄ）に示すように、基板全
面にプラズマ窒化膜５を堆積する。次に、第１図（ｅ）
に示すように、写真蝕刻法により、コンタクト孔６のパ
ターンを形成し、レジスト膜をマスクとしてＣＦ４＋０
２のガスを用いてエツチングし、配線３に達するコンタ
クト孔を形成する。尚、図ではコンタクト孔の位置がず
れて描かれているが、本来は出来る限り合っていること
が望ましい。本発明によれば、たとえレジストのパター
ンが大きく形成されたり、位置合せ精度が悪くなり、配
線３のパーターンをはずれて工・ソチングが行なわれて
乙、酸（ヒ膜４と窒化膜５のＣＦ４＋０２に対するエツ
チング速度が異なる為、エツチングが酸化膜４で遅くな
り、配線３の側面にはコンタクト孔は形成されない効果
がある。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１の実施例の第１図（ｂ
）までの工程と同様に、基板全面に酸ＣヒＷＡ４を堆積
した後、更にシリカフィルム７を塗布する。シリカフィ
ルム７は特に酸化膜４の段部側面に厚く堆積されること
になる。次に、第２図（ｂ）に示すように、異方性エツ
チングによりシリカフィルム７及び酸化ＷＡ４をエツチ
ングする。この時、シリカフィルム７は段部側面で厚い
ため、酸化膜４をエツチングする量がそれだけ減り、配
線側部に残った酸化膜４は第１の実施例の場合に比べ段
差が緩和される。次に、第２図（ｃ）に示すように、基
板全面にプラズマ窒化１１１Ｉ５を堆積し、写真蝕刻法
により、配線３に達するコンタクト孔を形成する。本実
施例では、配線側部の酸化膜４の段差が第１の実施例よ
り緩和されるため上層の窒ｆヒ膜５の段差緩和がより効
果的にできる。その他の効果は第１の実施例と同様であ
る。
）までの工程と同様に、基板全面に酸ＣヒＷＡ４を堆積
した後、更にシリカフィルム７を塗布する。シリカフィ
ルム７は特に酸化膜４の段部側面に厚く堆積されること
になる。次に、第２図（ｂ）に示すように、異方性エツ
チングによりシリカフィルム７及び酸化ＷＡ４をエツチ
ングする。この時、シリカフィルム７は段部側面で厚い
ため、酸化膜４をエツチングする量がそれだけ減り、配
線側部に残った酸化膜４は第１の実施例の場合に比べ段
差が緩和される。次に、第２図（ｃ）に示すように、基
板全面にプラズマ窒化１１１Ｉ５を堆積し、写真蝕刻法
により、配線３に達するコンタクト孔を形成する。本実
施例では、配線側部の酸化膜４の段差が第１の実施例よ
り緩和されるため上層の窒ｆヒ膜５の段差緩和がより効
果的にできる。その他の効果は第１の実施例と同様であ
る。
以上説明した２つの実施例では、配線の側面に酸化膜を
形成し、その上に窒ｆヒ膜を堆積したが、配線の側面に
窒ｆヒ膜を形成し、その上に酸化膜を堆積しても本発明
は同様な効果が得られる。
形成し、その上に窒ｆヒ膜を堆積したが、配線の側面に
窒ｆヒ膜を形成し、その上に酸化膜を堆積しても本発明
は同様な効果が得られる。
以上説明したように本発明は、配線の側面部に絶縁膜形
成し、この絶縁膜とは材質の異なる絶縁膜をその上に堆
積させることにより、上層の絶縁膜の段差を緩和し、し
がもコンタクト孔の位置合せ精度が悪い場合でも、絶縁
膜の材質が異なるため、エツチングが配線の側面部の絶
縁膜で阻止され、配線の側面にまでコンタクト孔が形成
されることがないため、信頼性が上り１歩留を高める効
果がある。
成し、この絶縁膜とは材質の異なる絶縁膜をその上に堆
積させることにより、上層の絶縁膜の段差を緩和し、し
がもコンタクト孔の位置合せ精度が悪い場合でも、絶縁
膜の材質が異なるため、エツチングが配線の側面部の絶
縁膜で阻止され、配線の側面にまでコンタクト孔が形成
されることがないため、信頼性が上り１歩留を高める効
果がある。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図は従来
の半導体装置の一例を説明するための半導体チップの断
面図である。 １・・・半導体基板、２・・・酸化膜、３・・・配線、
４・・・酸１ヒ膜、５・・窒１ヒ膜、６・・、コンタク
ト孔。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図は従来
の半導体装置の一例を説明するための半導体チップの断
面図である。 １・・・半導体基板、２・・・酸化膜、３・・・配線、
４・・・酸１ヒ膜、５・・窒１ヒ膜、６・・、コンタク
ト孔。
Claims (3)
- （１）半導体基板上の第１の絶縁膜と、前記第１の絶縁
膜上に設けた配線と、前記配線の側面に設けた第２の絶
縁膜と、前記第１の絶縁膜、前記第２の絶縁膜及び前記
配線上に設けた第３の絶縁膜とを含むことを特徴とする
半導体装置。 - （２）半導体基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に配線を形成する工程と、基板全面
に第２の絶縁膜を堆積する工程と、前記配線の側面部以
外の領域の前記第２の絶縁膜を異方性エッチングにより
除去する工程と、基板全面に前記第２の絶縁膜よりもエ
ッチング速度の速い第３の絶縁膜を堆積する工程と、前
記配線に達するコンタクト孔を前記第３の絶縁膜に形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - （３）半導体基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に配線を形成する工程と、基板全面
に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜上
に第３の絶縁膜を形成する工程と、前記第３の絶縁膜及
び前記配線の側面部以外の領域の前記第２の絶縁膜を異
方性エッチングにより除去する工程と、基板全面に前記
第２の絶縁膜よりもエッチング速度の速い第４の絶縁膜
を堆積する工程と、前記配線に達するコンタクト孔を前
記第４の絶縁膜に形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072271A JP2699389B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072271A JP2699389B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244645A true JPH01244645A (ja) | 1989-09-29 |
| JP2699389B2 JP2699389B2 (ja) | 1998-01-19 |
Family
ID=13484451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072271A Expired - Lifetime JP2699389B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699389B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200439A (ja) * | 1983-04-27 | 1984-11-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63224240A (ja) * | 1987-03-12 | 1988-09-19 | Fuji Xerox Co Ltd | 半導体集積回路装置 |
-
1988
- 1988-03-25 JP JP63072271A patent/JP2699389B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200439A (ja) * | 1983-04-27 | 1984-11-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63224240A (ja) * | 1987-03-12 | 1988-09-19 | Fuji Xerox Co Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699389B2 (ja) | 1998-01-19 |
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