JPH0472628A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造方法に関し、特に微細パ
ターンの形成方法に関する。

〔従来の技術〕

従来から、半導体集積回路の製造工程における半導体素
子および金属配線等の微細パターン形成方法としてフォ
トリソグラフィー技術が用いられている。

金属配線パターンの形成方法を例にとると、まず、第３
図（ａ）に示すように、シリコン基板１０１上にシリコ
ン酸化膜１０２を介して導電膜としてアルミニウム（Ａ
Ｊ＞膜１０３を全面に堆積した後、ポジ形のフォトレジ
スト１０４を全面にスピン塗布する。

その後、第３図（ｂ）に示すように、マスクパターンを
通して選択的に光（紫外線）を照射し、さらに現像する
ことにより、光の照射されないところにのみ、フォトレ
ジストを残しマスク１０４Ａを形成する。

第３図（ｃ）に示すように、マスク１０４Ａを用いＡｊ
膜１０３のエツチングを行ったのち、マスク１０４Ａを
除去することによりＡＪ配線１０３Ａが形成される。

一方、前記フォトリソグラフィー技術の改良した方法と
して、多層レジスト法やリフトオフ法等も用いられる。

〔発明が解決しようとする課題〕

この従来の微細パターンの形成方法での分解能、すなわ
ち、微細パターンの最小寸法は、光（紫外線）の回折現
象の為に０．６μｍ前後が限界であり、高性能・高集積
度の集積回路を実現する上で欠点となっていた。

〔課題を解決するための手段〕

本発明の半導体集積回路の製造方法は、半導体基板の一
主面上に第１の膜を堆積したのちフォトレジスト膜から
なる第１のマスクを用いてパターニングする工程と、前
記第１の膜のパターニングに用いた第１のマスクを含む
全面に第２の膜を堆積する工程と、異方性エツチング法
により前記第２の膜をエツチングし前記第１の膜と第１
のマスクのパターンの側面にのみ第２の膜を残す工程と
、残された前記第２の膜を含む全面に第３の膜を堆積す
る工程と、前記第３の膜上に所望のパターンを有するフ
ォレジスト膜からなる第２のマスクを形成する工程と、
前記第３の膜と第２のマスクのエツチングレートが概ね
等しくなる異方性エツチングの条件で、第３の膜を前記
第１の膜と高さが概ね等しくなるまでエツチングを行う
工程とを含んで構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｆ）は本発明の第１の実施例として微
細配線パターンの形成方法を説明するための工程順に示
した半導体チップの断面図である。

まず第１図（ａ＞に示すように、シリコン基板１０１の
上に絶縁膜として例えば、ＣＶＤ法によるシリコン酸化
膜１０２を形成したのち、このシリコン酸化膜１０２上
に第１の導電膜としてＡ１膜１０３を０．５μｍ程度の
膜厚になるようにスパッタ法により形成する。次でこの
Ａ１膜１０３上にフォトリソグラフィー技術を用いて所
望のフォトレジストパターンを有する第１のマスク１゜
４を形成する。ここで形成するパターンのライン・スペ
ースはそれぞれ１．０μｍ程度とする。

すなわち、パターンの寸法は解像限界ぎりぎりでなくて
も、本発明を達成することが出来る。

次に第１図（ｂ）に示すように、第１のマスク１０４を
用いＡｌ膜１０３をｃＣ１４ガスを用いて異方性エツチ
ングすることにより選択的に除去し、幅約１０μｍの開
口部１１０を形成し、その後全面に第２の絶縁膜として
プラズマＣＶＤ法によるシリコン窒化膜１０５を０３μ
ｍ程堆積する。ここでシリコン窒化［１０５の膜厚は、
後に形成する第２の導電膜と第１の導電膜としてのＡ１
膜とのスペース寸法になるものである。

次に第１図（ｃ）に示すように、ＣＦ４＋ＣＨＣｌ３ガ
スを用いて異方性エツチングを行い、Ａ１膜１０３及び
第１のマスク１０４の側壁についているシリコン窒化ｗ
！Ｘ１０５のみを残し、それ以外は除去する。

次に第１図（ｄ）に示すように、全面に第２の導電膜と
してＡｉ＝Ｃｕ膜１０６全１０６１０３と概ね同じ膜厚
をスパッタし、その後、第２のフォトリソグラフィー技
術を用いて所望のフォトレジストパターンを有する第２
のマスク１０７を形成する。ここで、第２のフォトリソ
グラフィー技術での目合せ精度の余裕を、かなり取るこ
とが出来る。なぜならＡ　Ｊｊ　−Ｃｕ膜１０６は自己
整合的に作られる為、第２のマスク１０７の端がＡ１膜
１０３上であれば問題がないためである。

次に第１図（ｅ）に示すように、Ａｇ−Ｃｕ膜１０６と
第１及び第２のマスク１０４，１０７とのエツチングレ
ートがほぼ等しくなるようなエツチング条件で、異方性
エツチングを行なう。ここでエツチング量はＡ、ｆ−Ｃ
ｕ膜１０６の高さがＡ１膜１０３の高さと概ね同じにな
る程度とする。

次に第１図（ｆ）に示すように、残っているフォトレジ
ストからなるマスク１０４，１０７を除去し、シリコン
窒化膜１０５の突出している部分をエツチングする。

このように第１の実施例によれば、第１及び第２の膜と
してのＡ１膜１０３とＡ、Ｒ−Ｃｕ膜１０６間のスペー
ス寸法がＡρ膜１０３の側壁についている第３の膜とし
てのシリコン窒化膜１０５の膜厚０．３μｍになり、更
にＡＪ−Ｃｕ膜１０６による配線寸法は第１のフォトリ
ソグラフィーによって形成されたＡｆ膜１０３同志によ
る配線間隔（１，０μｍ）から、シリコン窒化膜１０５
の膜厚の２倍を差し引いたもの、すなわち、０．４μｍ
　（１，０−０，３Ｘ２）と極めて小さな値になる。

第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。この第２の実施例では、第１及び第３の膜としてシリ
コン窒化膜を、そして第２の膜としてポリシリコン膜を
用いた場合である。

まず第２図（ａ）に示すように、第１の実施例と同様の
操作によりシリコン基板１０１上にシリコン酸化膜１０
２を形成したのち、シリコン窒化膜２０３をＣＶＤ法等
により約０．５μｍ程度の厚さに形成する０次でフォト
レジストからなる第１のマスク１０４を用いてこのシリ
コン窒化膜２０３をパターニングしたのち、全面に厚さ
約０．３μｍのポリシリコン膜２０５を形成する。

次で異方性エツチング法によりこのポリシリコン膜２０
５をエツチングし、シリコン窒化膜２０３と第１のマス
ク１０４の側壁の部分にのみ残す。

次に第２図（ｂ）に示すように、側壁のポリシリコン膜
２０５を含む全面にシリコン窒化膜２０６をシリコン窒
化膜２０３とほぼ同じ厚さに形成したのち、フォトレジ
ストからなる第２のマスク１０７を形成する。

次に第２図（ｃ）に示すように、フォトレジストとシリ
コン窒化膜２０６とのエツチングレートがほぼ等しいエ
ツチング条件で異方性エツチングを行ない、シリコン窒
化膜２０６の高さをシリコン窒化膜２０３と同程度にす
る。

以下第２図（ｄ）に示すように、残された第１及び２の
マスク１０４，１０７を除去したのち、ポリシリコン膜
２０５の突出部をエツチングする。

このように第２の実施例によれば、幅の狭いポリシリコ
ン膜２０５を形成できるため、本実施例をＭＯＳＦＥＴ
のゲート電極の形成に適用すれば、より集積度の向上し
たＭＯＳＦＥＴが得られる。もちろんポリシリコン膜の
代りに金属膜等を用いれば細い配線の形成が可能である
。

〔発明の効果〕 以上説明したように本発明は、パターニングされた第１
の膜の側壁につけた第２の膜を、となり合ったパターン
、すなわち第１の膜と第３の膜とによるパターンのスペ
ースとして用いている為、第２の膜の膜厚を薄くするこ
とにより、パターン間隔を狭くすることが出来る。更に
第３の膜によるパターンは、第１の膜同志によるパター
ン間隔から前記第２の膜の膜厚の２倍を差し引いた寸法
で、しかも自己整合的に形成されるため、微細なパター
ンが精度よく形成出来る。したがってフォトリソグラフ
ィー技術の寸法限界以下のライン・スペースを持つ微細
パターンが形成出来るという効果を有する。また、第１
〜第３の膜の材質を半導体集積回路上の用途によって使
い分けることにより、性能あるいは信頼性の向上を図る
ことも可能である。

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例を説
明するための工程順に示した半導体チップの断面図、第
３図は従来例を説明するための工程順に示した半導体チ
ップの断面図である。 １０１・・・シリコン基板、１０２・・・シリコン酸化
膜、１０３・・・Ａ１膜、１０３Ａ・・・Ａ！２配線、
１０４・・・第１のマスク、１０５・・・シリコン窒化
膜、１０６−　Ａ　１−　Ｃｕ膜、１０７−・・第２の
マスク、１１０・・・開口部、２０３・・・シリコン窒
化膜、２０５・・・ポリシリコン膜、２０６・・・シリ
コン窒化膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一主面上に第１の膜を堆積したのちフ
   ォトレジスト膜からなる第１のマスクを用いてパターニ
   ングする工程と、前記第１の膜のパターニングに用いた
   第１のマスクを含む全面に第２の膜を堆積する工程と、
   異方性エッチング法により前記第２の膜をエッチングし
   前記第１の膜と第１のマスクのパターンの側面にのみ第
   ２の膜を残す工程と、残された前記第２の膜を含む全面
   に第３の膜を堆積する工程と、前記第３の膜上に所望の
   パターンを有するフォレジスト膜からなる第２のマスク
   を形成する工程と、前記第３の膜と第２のマスクのエッ
   チングレートが概ね等しくなる異方性エッチングの条件
   で、第３の膜を前記第１の膜と高さが概ね等しくなるま
   でエッチングを行う工程とを含むことを特徴とする半導
   体集積回路の製造方法。 ２、第１の膜と第３の膜が導電膜であり、第２の膜が絶
   縁膜である請求項１記載の半導体集積回路の製造方法。 ３、第１の膜と第３の膜が絶縁膜であり、第２の膜が導
   電膜である請求項１記載の半導体集積回路の製造方法。