JPH01209726A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPH01209726A JPH01209726A JP3607788A JP3607788A JPH01209726A JP H01209726 A JPH01209726 A JP H01209726A JP 3607788 A JP3607788 A JP 3607788A JP 3607788 A JP3607788 A JP 3607788A JP H01209726 A JPH01209726 A JP H01209726A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はスペーサーリフトオフ法を用いた半導体装置
の電極形成方法に関するものである。
の電極形成方法に関するものである。
第２図は従来のスペーサーリフトオフ法を用いたオーミ
ック電極の形成方法を示す断面図である。
ック電極の形成方法を示す断面図である。
まず、第２図（ａ）に示すように、ＧａＡｓ基板（１）
上にプラズマＣＶＤ法などにより窒化シリコン膜（ｚｂ
）を形成し、写真製版により、ホトレジスト（３）をパ
ターニングする。
上にプラズマＣＶＤ法などにより窒化シリコン膜（ｚｂ
）を形成し、写真製版により、ホトレジスト（３）をパ
ターニングする。
次に、第２図（ｂ）に示すように、ホトレジスト（３）
をマスクにし、ＲＩＥなとの異方性エツチングにより窒
化シリコン膜（２ｂ）をエツチングした後、オーミック
電極（４）を蒸着する。
をマスクにし、ＲＩＥなとの異方性エツチングにより窒
化シリコン膜（２ｂ）をエツチングした後、オーミック
電極（４）を蒸着する。
次に、第２図（Ｃ）に示すように、ホトレジスト（３）
を除去することにより、オーミック［ｔａｉ （３）を
形成する。
を除去することにより、オーミック［ｔａｉ （３）を
形成する。
第２図に示したように、通常窒化シリコン膜など絶縁膜
を介してリフトオフを行なうことをスペーサーリフトオ
フまた、絶縁膜のことをスペーサー膜と称する。
を介してリフトオフを行なうことをスペーサーリフトオ
フまた、絶縁膜のことをスペーサー膜と称する。
オーミック電極を形成する前に窒化シリコン膜を形成す
ることにより平坦化ができ、直接ＧａＡｓ基板表面上に
レジストが塗布される仁とがないので、ＧａＡｓ表面の
汚染を防ぐことができる。
ることにより平坦化ができ、直接ＧａＡｓ基板表面上に
レジストが塗布される仁とがないので、ＧａＡｓ表面の
汚染を防ぐことができる。
従来の半導体装置の電極形成方法では第２図（ｃ）に示
すように、オーミック電極と絶縁膜の間に空間ができＧ
ａＡｓ基板表面が直接露出してしまうため、リフトオフ
後の処理が非常に限られ、この後形成される保護膜のカ
バレッジも悪くなる。また、オーミック電極と絶縁膜の
間にできる空間をなくす異方性エツチング条件ではリフ
トオフ不良が発生したり、オーミック電極周辺に突起物
が残るというなどの課題があった。
すように、オーミック電極と絶縁膜の間に空間ができＧ
ａＡｓ基板表面が直接露出してしまうため、リフトオフ
後の処理が非常に限られ、この後形成される保護膜のカ
バレッジも悪くなる。また、オーミック電極と絶縁膜の
間にできる空間をなくす異方性エツチング条件ではリフ
トオフ不良が発生したり、オーミック電極周辺に突起物
が残るというなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、リフトオフ性を損なうことなく、ＧａＡｓ基板
表面が直接露出する部分をなくすことができる半導体装
置の電極形成方法を得ることを目的とする。
もので、リフトオフ性を損なうことなく、ＧａＡｓ基板
表面が直接露出する部分をなくすことができる半導体装
置の電極形成方法を得ることを目的とする。
この発明に係る半導体装置の電極形成方法はスペーサー
膜に異方性エツチング速度の異なる多層膜を用いること
により、電極周辺に絶縁膜を残すようにしたものである
。
膜に異方性エツチング速度の異なる多層膜を用いること
により、電極周辺に絶縁膜を残すようにしたものである
。
この発明の半導体装置の電極形成方法はスペーサー膜を
異方性エツチング速度の異なる多層膜にすることにより
、リフトオフ性を損なうことなくＧａＡｓ基板表面が直
接露出する部分をなくすことができる。
異方性エツチング速度の異なる多層膜にすることにより
、リフトオフ性を損なうことなくＧａＡｓ基板表面が直
接露出する部分をなくすことができる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｄ）はこの発明の一実施例による半導体装
置の′電極形成方法を工程順に示す断面図である。
図（ａ）〜（ｄ）はこの発明の一実施例による半導体装
置の′電極形成方法を工程順に示す断面図である。
まず、第１図（ａ）に示すように１、ＧａＡｓ基板（１
）上にプラズマＣＶＤ法などにより、酸化シリコン膜（
２ａ）と酸化シリコン膜（２ａ）より異方性エツチング
速度の速い窒化シリコン膜（２ｂ）を連続的に堆積させ
、写真製版によりホトレジスト（３）をパターニングす
る。
）上にプラズマＣＶＤ法などにより、酸化シリコン膜（
２ａ）と酸化シリコン膜（２ａ）より異方性エツチング
速度の速い窒化シリコン膜（２ｂ）を連続的に堆積させ
、写真製版によりホトレジスト（３）をパターニングす
る。
次に第１図（ｂ）に示すように、ホトレジスト（３）を
マスクにも、反応性イオンエツチングなどの異方性エツ
チングを行なう。この場合図に示すように、異方性エツ
チング速度の差により、窒化シリコン膜（２ｂ）に大き
くサイドエッチを入れることができ、かつ酸化シリコン
膜（２ａ）をホトレジスト（３）より内側に残すことが
できる。
マスクにも、反応性イオンエツチングなどの異方性エツ
チングを行なう。この場合図に示すように、異方性エツ
チング速度の差により、窒化シリコン膜（２ｂ）に大き
くサイドエッチを入れることができ、かつ酸化シリコン
膜（２ａ）をホトレジスト（３）より内側に残すことが
できる。
次に第１図（Ｃ）に示すように、オーミック電極を蒸着
する。
する。
この後第１図（ｄ）に示すように、ホトレジスト（３）
を除去することによりオーミック電極（４）を形成する
。
を除去することによりオーミック電極（４）を形成する
。
上記実施例の電極形成方法においてはＧａＡｓ基板（１
）の表面が直接露出している部分がなくなり、窒化シリ
コン膜（２ｂ）は、サイドエッチが大きく入っているの
でリフトオフ性を！員なうこともない。
）の表面が直接露出している部分がなくなり、窒化シリ
コン膜（２ｂ）は、サイドエッチが大きく入っているの
でリフトオフ性を！員なうこともない。
なお、土泥実施例では酸化シリコン膜と窒化シリコン膜
の２層膜をスペーサー膜として用いた場合を示したが、
他の異方性エツチング速度の異なる絶縁膜を用いても同
様の効果を得ることができる。
の２層膜をスペーサー膜として用いた場合を示したが、
他の異方性エツチング速度の異なる絶縁膜を用いても同
様の効果を得ることができる。
また、異方性エツチング速度の異なる２層以上の絶縁膜
をスペーサー膜に用いても同様の効果を得ることができ
る。
をスペーサー膜に用いても同様の効果を得ることができ
る。
また、オーミック電極に限らず、スペーサーリフトオフ
を用いてＧａＡｓ基板表面に直接形成する他の電極にも
適用することができる。。
を用いてＧａＡｓ基板表面に直接形成する他の電極にも
適用することができる。。
以上のようにこの発明によれば、スペーサー膜に異方性
エツチング速度の異なる多層膜を用いてたので、リフト
オフ性を損なうことな（ＧａＡｓ基板表面が直接露出す
る部分をなくすことができるとともにリフトオフ後の後
処理が非常に容易にまた、絶縁膜の傾斜がより緩やかに
なるためその後形成する保護膜のカバレッジも良くなる
。
エツチング速度の異なる多層膜を用いてたので、リフト
オフ性を損なうことな（ＧａＡｓ基板表面が直接露出す
る部分をなくすことができるとともにリフトオフ後の後
処理が非常に容易にまた、絶縁膜の傾斜がより緩やかに
なるためその後形成する保護膜のカバレッジも良くなる
。
第１図はこの発明の一実施例による半導体装置の電極形
成方法の各工程を示す断面図、第２図は従来の半導体装
置の電極形成方法の各工程を示す断面図である。 図において、（１）はＧａＡｓ基板、（２ａ）は酸化シ
リコンＩＩ、（２ｂ）は窒化シリコン膜、（３）はホト
レジスト、（４）はオーミック電極である。 なお、図中、同一符号は同一、又は相当部分を示す。
成方法の各工程を示す断面図、第２図は従来の半導体装
置の電極形成方法の各工程を示す断面図である。 図において、（１）はＧａＡｓ基板、（２ａ）は酸化シ
リコンＩＩ、（２ｂ）は窒化シリコン膜、（３）はホト
レジスト、（４）はオーミック電極である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- スペーサーリフトオフ法を用いる半導体装置の電極形
成方法において、スペーサー膜に、異方性エッチング速
度の異なる多層膜を用いたことを特徴とする半導体装置
の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3607788A JPH01209726A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3607788A JPH01209726A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209726A true JPH01209726A (ja) | 1989-08-23 |
Family
ID=12459679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3607788A Pending JPH01209726A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996001494A1 (en) * | 1994-07-01 | 1996-01-18 | Motorola Inc. | Method of forming an ohmic contact to a iii-v semiconductor material |
| US5830774A (en) * | 1996-06-24 | 1998-11-03 | Motorola, Inc. | Method for forming a metal pattern on a substrate |
-
1988
- 1988-02-18 JP JP3607788A patent/JPH01209726A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996001494A1 (en) * | 1994-07-01 | 1996-01-18 | Motorola Inc. | Method of forming an ohmic contact to a iii-v semiconductor material |
| US6057219A (en) * | 1994-07-01 | 2000-05-02 | Motorola, Inc. | Method of forming an ohmic contact to a III-V semiconductor material |
| US5830774A (en) * | 1996-06-24 | 1998-11-03 | Motorola, Inc. | Method for forming a metal pattern on a substrate |
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