JPH0417335A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0417335A JPH0417335A JP12153590A JP12153590A JPH0417335A JP H0417335 A JPH0417335 A JP H0417335A JP 12153590 A JP12153590 A JP 12153590A JP 12153590 A JP12153590 A JP 12153590A JP H0417335 A JPH0417335 A JP H0417335A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
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- 239000010408 film Substances 0.000 abstract description 105
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
次工程の膜の形成に悪影響を及ぼす導電膜の形状の改良
及びその製造方法に関し、 簡単且つ容易に実施できる製造工程の変更により、カバ
ー膜の表面に形成した膜による障害が発生するのを防止
することが可能となる半導体装置及びその製造方法の提
供を目的とし、 〔１〕半導体基板の表面に形成した第１の導電膜の前記
半導体基板との接触面以外の周囲を包囲する第２の導電
膜を有し、前記第１の導電膜と前記第２の導電膜とが一
体化した導電膜を具備するよう構成し、 〔２〕請求項１記載の半導体装置の製造工程において、
半導体基板の表面に第１の導電膜を形成する工程と、該
第１の導電膜を含む全表面に第２の導電膜を形成する工
程と、該第２の導電膜をパタニングする工程と、該第２
の導電膜を含む全表面に絶縁膜を形成する工程と、該絶
縁膜を全面エツチングする工程とを含むよう構成する。
及びその製造方法に関し、 簡単且つ容易に実施できる製造工程の変更により、カバ
ー膜の表面に形成した膜による障害が発生するのを防止
することが可能となる半導体装置及びその製造方法の提
供を目的とし、 〔１〕半導体基板の表面に形成した第１の導電膜の前記
半導体基板との接触面以外の周囲を包囲する第２の導電
膜を有し、前記第１の導電膜と前記第２の導電膜とが一
体化した導電膜を具備するよう構成し、 〔２〕請求項１記載の半導体装置の製造工程において、
半導体基板の表面に第１の導電膜を形成する工程と、該
第１の導電膜を含む全表面に第２の導電膜を形成する工
程と、該第２の導電膜をパタニングする工程と、該第２
の導電膜を含む全表面に絶縁膜を形成する工程と、該絶
縁膜を全面エツチングする工程とを含むよう構成する。
本発明は、半導体装置及びその製造方法に係り、特に次
工程の膜の形成に悪影響を及ぼす導電膜の形状の改良及
びその製造方法に関するものである。
工程の膜の形成に悪影響を及ぼす導電膜の形状の改良及
びその製造方法に関するものである。
近年の半導体装置の微細化に伴い、導電膜の形状が悪い
場合には、次工程において形成する絶縁膜の形状に及ぼ
す影響が大きくなるので、導電膜の形状は次工程におい
て形成する絶縁膜の形状を悪化させない形状にすること
が必要である。
場合には、次工程において形成する絶縁膜の形状に及ぼ
す影響が大きくなるので、導電膜の形状は次工程におい
て形成する絶縁膜の形状を悪化させない形状にすること
が必要である。
以上のような状況から、次工程において形成する絶縁膜
の形状に悪影響を及ぼさない形状を有する導電膜を形成
することが可能な半導体装置及びその製造方法が要望さ
れている。
の形状に悪影響を及ぼさない形状を有する導電膜を形成
することが可能な半導体装置及びその製造方法が要望さ
れている。
従来の半導体装置及びその製造方法を第３図〜第４図に
より詳細に説明する。
より詳細に説明する。
第３図は従来の半導体装置の電極部を示す側断面図、第
４図は従来の半導体装置の製造方法を工程順に示す側断
面図である。
４図は従来の半導体装置の製造方法を工程順に示す側断
面図である。
従来の半導体装置の製造方法は、まず第４図（ａ）に示
すように半導体基板１１０表面に所望の導電膜の厚さの
、例えばアルミニウム膜１２を形成し、ついで第４図（
ｂ）に示すようにこのアルミニウム膜１２の表面にレジ
スト膜１３を形成し、フォトリソグラフィー技術を用い
て第４図（Ｃ）に示すように所望の導電膜の幅にレジス
ト膜１３をパターニングし、第４図（ｄ）に示すように
このレジスト膜１３をマスクとして不要のアルミニウム
膜１２をエツチングして除去した後、レジスト膜１３を
も除去する。
すように半導体基板１１０表面に所望の導電膜の厚さの
、例えばアルミニウム膜１２を形成し、ついで第４図（
ｂ）に示すようにこのアルミニウム膜１２の表面にレジ
スト膜１３を形成し、フォトリソグラフィー技術を用い
て第４図（Ｃ）に示すように所望の導電膜の幅にレジス
ト膜１３をパターニングし、第４図（ｄ）に示すように
このレジスト膜１３をマスクとして不要のアルミニウム
膜１２をエツチングして除去した後、レジスト膜１３を
も除去する。
その後、例えばシリコン酸化膜からなるカバー膜１４を
このアルミニウム膜１２及び半導体基板１１の表面に形
成して電極部の製造が完了する。
このアルミニウム膜１２及び半導体基板１１の表面に形
成して電極部の製造が完了する。
このようにして製造した従来の半導体装置の電極部は第
３図に示すように、半導体基板１１の表面に形成される
アルミニウム膜１２の形状は、パターニングされる前の
膜厚を膜厚とし、フォトリソグラフィー技術によりパタ
ーニングされた膜幅を有する長方形の断面形状のアルミ
ニウム膜１２の表面がカバー膜１４にて被覆された形状
を有している。
３図に示すように、半導体基板１１の表面に形成される
アルミニウム膜１２の形状は、パターニングされる前の
膜厚を膜厚とし、フォトリソグラフィー技術によりパタ
ーニングされた膜幅を有する長方形の断面形状のアルミ
ニウム膜１２の表面がカバー膜１４にて被覆された形状
を有している。
アルミニウム膜１２の間隔が小さな場合には、図に示す
ようにカバー膜１４が近接した状態で形成されて図示す
るような空隙１５が生じることがある。
ようにカバー膜１４が近接した状態で形成されて図示す
るような空隙１５が生じることがある。
以上説明した従来の半導体装置においては、アルミニウ
ム膜の間隔が小さな場合には、第３図に示すようにカバ
ー膜１４が近接した状態で形成されて図示するような空
隙１５が生じることがあり、その後の工程においてこの
カバー膜１４の表面に他の膜を形成した場合に、この空
隙１５の内部に他の膜が充填されて形成され、この他の
膜をパターニングして除去する場合に、この空隙１５内
の除去すべき他の膜が残存するという問題点があった。
ム膜の間隔が小さな場合には、第３図に示すようにカバ
ー膜１４が近接した状態で形成されて図示するような空
隙１５が生じることがあり、その後の工程においてこの
カバー膜１４の表面に他の膜を形成した場合に、この空
隙１５の内部に他の膜が充填されて形成され、この他の
膜をパターニングして除去する場合に、この空隙１５内
の除去すべき他の膜が残存するという問題点があった。
本発明は以上のような状況から、簡単且つ容易に実施で
きる製造工程の変更により、カバー膜の表面に形成した
膜による障害が発生するのを防止することが可能となる
半導体装置及びその製造方法の提供を目的としたもので
ある。
きる製造工程の変更により、カバー膜の表面に形成した
膜による障害が発生するのを防止することが可能となる
半導体装置及びその製造方法の提供を目的としたもので
ある。
本発明の半導体装置は、
〔１〕半導体基板の表面に形成した第１の導電膜の前記
半導体基板との接触面以外の周囲を包囲する第２の導電
膜を有し、この第１の導電膜と第２の導電膜とが一体化
した導電膜を具備するよう構成し、 本発明の半導体装置の製造方法は、 〔２］請求項１記載の半導体装置の製造工程において、
半導体基板の表面に第１の導電膜を形成する工程と、こ
の第１の導電膜を含む全表面に第２の導電膜を形成する
工程と、この第２の導電膜をパターニングする工程と、
この第２の導電膜を含む全表面に絶縁膜を形成する工程
と、この絶縁膜を全面工・シチングする工程とを含むよ
う構成する。
半導体基板との接触面以外の周囲を包囲する第２の導電
膜を有し、この第１の導電膜と第２の導電膜とが一体化
した導電膜を具備するよう構成し、 本発明の半導体装置の製造方法は、 〔２］請求項１記載の半導体装置の製造工程において、
半導体基板の表面に第１の導電膜を形成する工程と、こ
の第１の導電膜を含む全表面に第２の導電膜を形成する
工程と、この第２の導電膜をパターニングする工程と、
この第２の導電膜を含む全表面に絶縁膜を形成する工程
と、この絶縁膜を全面工・シチングする工程とを含むよ
う構成する。
〔作用］
即ち本発明においては、半導体基板の表面に第１の導電
膜を形成し、この第１の導電膜の半導体基板との接触面
以外の周囲を包囲する第２の導電膜を形成して所望の寸
法にバターニングしてこの第１の導電膜と第２の導電膜
とが一体化した導電膜とし、この表面にカバー膜を形成
した後にこのカバー膜を全面エツチングするから、この
カッ＼−膜の表面の形状をほぼ半円形状にすることがで
き、導電膜の間のカバー膜に空隙が生じないので、この
表面に他の膜を形成する場合においても、空隙内に他の
膜が残存することがなくなる。
膜を形成し、この第１の導電膜の半導体基板との接触面
以外の周囲を包囲する第２の導電膜を形成して所望の寸
法にバターニングしてこの第１の導電膜と第２の導電膜
とが一体化した導電膜とし、この表面にカバー膜を形成
した後にこのカバー膜を全面エツチングするから、この
カッ＼−膜の表面の形状をほぼ半円形状にすることがで
き、導電膜の間のカバー膜に空隙が生じないので、この
表面に他の膜を形成する場合においても、空隙内に他の
膜が残存することがなくなる。
〔実施例］
以下第１図〜第２図により本発明の一実施例の半導体装
置及びその製造方法について詳細に説明する。
置及びその製造方法について詳細に説明する。
第１図は本発明による一実施例の半導体装置の電極部を
示す側断面図、第２図は本発明による一実施例の半導体
装置の製造方法を工程順に示す側断面図である。
示す側断面図、第２図は本発明による一実施例の半導体
装置の製造方法を工程順に示す側断面図である。
本発明による一実施例の半導体装置の製造方法は、まず
半導体基板１の表面に所望の導電膜の厚さよりも薄い厚
さの、例えば１／２の厚さの膜厚５．０００人のアルミ
ニウムの膜をスパッタ法により形成し、第２図（ａ）に
示すようにレジスト膜を用いるフォトリソグラフィー技
術を用いてバターニングして第１の導電膜２を形成する
。
半導体基板１の表面に所望の導電膜の厚さよりも薄い厚
さの、例えば１／２の厚さの膜厚５．０００人のアルミ
ニウムの膜をスパッタ法により形成し、第２図（ａ）に
示すようにレジスト膜を用いるフォトリソグラフィー技
術を用いてバターニングして第１の導電膜２を形成する
。
つぎに第２図（ｂ）に示すようにこの第１の導電膜２の
表面に膜厚１０，０００人の第２の導電膜３を形成する
。
表面に膜厚１０，０００人の第２の導電膜３を形成する
。
ついでフォトリソグラフィー技術を用いて第２図（Ｃ）
に示すように所望の寸法に第２の導電膜３をバターニン
グする。
に示すように所望の寸法に第２の導電膜３をバターニン
グする。
その後、第２図（ｄ）に示すように、この第２の導電膜
３及び半導体基板１の表面に、例えばシリコン酸化膜か
らなる膜厚１０，０００人のカバー膜４をＣＶＤ法によ
り形成する。
３及び半導体基板１の表面に、例えばシリコン酸化膜か
らなる膜厚１０，０００人のカバー膜４をＣＶＤ法によ
り形成する。
最後に、第２図（ｅ）に示すようにこのカバー膜４の全
面エツチングを行い、表面がほぼ半円形のカバー膜４で
被覆された導電膜を半導体基板１の表面に形成して電極
部の製造が完了する。
面エツチングを行い、表面がほぼ半円形のカバー膜４で
被覆された導電膜を半導体基板１の表面に形成して電極
部の製造が完了する。
このようにして製造した本発明による一実施例の半導体
装置の電極部は第１図に示すように、半導体基板１の表
面に形成される導電膜は、表面がほぼ半円形のカバー膜
４で被覆された形状を有している。
装置の電極部は第１図に示すように、半導体基板１の表
面に形成される導電膜は、表面がほぼ半円形のカバー膜
４で被覆された形状を有している。
このようにして形成されたほぼ半円形のカッへ−膜４で
被覆された導電膜は、このカッ＼−膜４の表面に他の膜
を形成する場合においても、この他の膜がカバー膜４に
そって滑らかに形成されて空隙が形成されないので、こ
の空隙にこの他の膜が残存することがなくなる。
被覆された導電膜は、このカッ＼−膜４の表面に他の膜
を形成する場合においても、この他の膜がカバー膜４に
そって滑らかに形成されて空隙が形成されないので、こ
の空隙にこの他の膜が残存することがなくなる。
以上の説明から明らかなように本発明によれば、容易に
実施できる半導体装置の製造方法の変更により、従来と
は異なった形状の導電膜を形成することが可能となり、
その表面に形成する膜に障害が発生することがなくなる
利点があり、著しい信頼性向上の効果が期待できる半導
体装置及びその製造方法の提供が可能である。
実施できる半導体装置の製造方法の変更により、従来と
は異なった形状の導電膜を形成することが可能となり、
その表面に形成する膜に障害が発生することがなくなる
利点があり、著しい信頼性向上の効果が期待できる半導
体装置及びその製造方法の提供が可能である。
第１図は本発明による一実施例の半導体装置の電極部を
示す側断面図、 第２図は本発明による一実施例の半導体装置の製造方法
を工程順に示す側断面図、 第３図は従来の半導体装置の電極部を示す側断面図、 第４図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １は半導体基板、 ２は第１の導電膜、３は第２の導電
膜、４はカバー膜、 を示す。 本発明による一実施例の半導体装置の電極部を示す側断
面図第 図 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面図第 図（その１） 従来の半導体装置の電極部を示す側断面図第 図 （ト）） レジストＩｌ［（１３）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その１） （Ｃ） 第２の［ＩＩｉ膜（３）のバタ ニンク 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面図第 図（その２） ＋ｄ＋ アルミニウムＭ（１２）のエツチング及びレノストＭ（
１３）の除去＋ｅ＋ カバー膜（４）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その２）
示す側断面図、 第２図は本発明による一実施例の半導体装置の製造方法
を工程順に示す側断面図、 第３図は従来の半導体装置の電極部を示す側断面図、 第４図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １は半導体基板、 ２は第１の導電膜、３は第２の導電
膜、４はカバー膜、 を示す。 本発明による一実施例の半導体装置の電極部を示す側断
面図第 図 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面図第 図（その１） 従来の半導体装置の電極部を示す側断面図第 図 （ト）） レジストＩｌ［（１３）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その１） （Ｃ） 第２の［ＩＩｉ膜（３）のバタ ニンク 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面図第 図（その２） ＋ｄ＋ アルミニウムＭ（１２）のエツチング及びレノストＭ（
１３）の除去＋ｅ＋ カバー膜（４）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その２）
Claims (1)
- 【特許請求の範囲】 〔１〕半導体基板（１）の表面に形成した第１の導電膜
（２）の前記半導体基板（１）との接触面以外の周囲を
包囲する第２の導電膜（３）を有し、前記第１の導電膜
（２）と前記第２の導電膜（３）とが一体化した導電膜
を具備することを特徴とする半導体装置。 〔２〕請求項１記載の半導体装置の製造工程において、 半導体基板（１）の表面に第１の導電膜（２）を形成す
る工程と、 該第１の導電膜（２）を含む全表面に第２の導電膜（３
）を形成する工程と、 該第２の導電膜（３）をパターニングする工程と、該第
２の導電膜（３）を含む全表面に絶縁膜（４）を形成す
る工程と、 該絶縁膜（４）を全面エッチングする工程と、を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12153590A JPH0417335A (ja) | 1990-05-11 | 1990-05-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12153590A JPH0417335A (ja) | 1990-05-11 | 1990-05-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417335A true JPH0417335A (ja) | 1992-01-22 |
Family
ID=14813651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12153590A Pending JPH0417335A (ja) | 1990-05-11 | 1990-05-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417335A (ja) |
-
1990
- 1990-05-11 JP JP12153590A patent/JPH0417335A/ja active Pending
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