JPH03171726A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH03171726A JPH03171726A JP30903889A JP30903889A JPH03171726A JP H03171726 A JPH03171726 A JP H03171726A JP 30903889 A JP30903889 A JP 30903889A JP 30903889 A JP30903889 A JP 30903889A JP H03171726 A JPH03171726 A JP H03171726A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wafer
- insulating film
- resist film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000001312 dry etching Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052760 oxygen Inorganic materials 0.000 abstract description 8
- 239000001301 oxygen Substances 0.000 abstract description 8
- 239000004020 conductor Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子、特にゲート電極の形成方法に関す
る． 〔従来の技術〕 従来、この種のゲート電極の形成方法は「特開昭６１
− １２５０１６，特開昭５９ − ２０７６２９ ．
特開昭６０４２８３６ Ｊに開示されるものがある．以
下、第２図により、上記ゲート電極の形成力法について
述べる．尚、第２図は工程断面図を示す． 先ず、酸化法により、Ｓｉウェハ１の表面及び裏面に、
酸化１ｌ２を形成した後、ＣＶＤ法により、上記酸化膜
２上に、導電性材料層、例えばポリシリコン層３を形成
する．次いで、上記Ｓｉウェハ１．表面の所定領域上に
、レジストＩｔ！４を形成する（第２図ａ） 次に、上記レジスト膜４をマスクとして、ポリシリコン
層３をエッチング精度の良好なドライエッチングにより
バターニングして、ゲート電極５を形成する．このとき
、ドライエッチングにより後述するゲート酸化膜６に生
じる耐圧低下や絶縁破壊等のダメージは、Ｓｔウェハ１
裏面に形成された酸化膜２により防止される。つまり、
Ｓｉウェハｌと下部電極間に酸化１１！ ２が存在する
ことで、酸化膜２が存在しない場合に比べて、Ｓｉウェ
ハ１の容量が小さくなることが知られて居り、従って、
ドライエソチングによりＳｉウェハ１に帯電する電荷量
が小さくなり、ゲート酸化膜６へのダメージが防止され
るのである．尚、この場合の酸化膜２に代えて、ダイオ
ード等の電子流阻止体又は他の絶縁膜でも同様の作用効
果が期待できる。続いて、酸化膜２をエノチングして、
ゲート電極５下にゲート酸化膜６を形成する。その後、
レジスト膜４を酸素プラズマにより全面除去し、プロセ
スを終了した（第２図ｂ） （発明が解決しようとする！Ｉｌ！） 然し乍ら、上述した従来のゲート電極の形成方法におい
ては、微細パターン形成に有利なドライエノチングによ
りゲート電極５を形成した後、当該ドライエッチングに
より表面部の膜質が変質したレジスト膜４を確実に除去
するため、酸素プラズマによるエッチングを行なってい
る。このとき、ゲート酸化膜６は、島状にパターン化さ
れていると共に、部分を露出して居り、而も当該酸素プ
ラズマによりＳｉウェハｌに帯電する電荷量が大きくな
るため、ゲート酸化１６に耐圧低下や絶縁破壊等のダメ
ージが生しるという問題点があった。
る． 〔従来の技術〕 従来、この種のゲート電極の形成方法は「特開昭６１
− １２５０１６，特開昭５９ − ２０７６２９ ．
特開昭６０４２８３６ Ｊに開示されるものがある．以
下、第２図により、上記ゲート電極の形成力法について
述べる．尚、第２図は工程断面図を示す． 先ず、酸化法により、Ｓｉウェハ１の表面及び裏面に、
酸化１ｌ２を形成した後、ＣＶＤ法により、上記酸化膜
２上に、導電性材料層、例えばポリシリコン層３を形成
する．次いで、上記Ｓｉウェハ１．表面の所定領域上に
、レジストＩｔ！４を形成する（第２図ａ） 次に、上記レジスト膜４をマスクとして、ポリシリコン
層３をエッチング精度の良好なドライエッチングにより
バターニングして、ゲート電極５を形成する．このとき
、ドライエッチングにより後述するゲート酸化膜６に生
じる耐圧低下や絶縁破壊等のダメージは、Ｓｔウェハ１
裏面に形成された酸化膜２により防止される。つまり、
Ｓｉウェハｌと下部電極間に酸化１１！ ２が存在する
ことで、酸化膜２が存在しない場合に比べて、Ｓｉウェ
ハ１の容量が小さくなることが知られて居り、従って、
ドライエソチングによりＳｉウェハ１に帯電する電荷量
が小さくなり、ゲート酸化膜６へのダメージが防止され
るのである．尚、この場合の酸化膜２に代えて、ダイオ
ード等の電子流阻止体又は他の絶縁膜でも同様の作用効
果が期待できる。続いて、酸化膜２をエノチングして、
ゲート電極５下にゲート酸化膜６を形成する。その後、
レジスト膜４を酸素プラズマにより全面除去し、プロセ
スを終了した（第２図ｂ） （発明が解決しようとする！Ｉｌ！） 然し乍ら、上述した従来のゲート電極の形成方法におい
ては、微細パターン形成に有利なドライエノチングによ
りゲート電極５を形成した後、当該ドライエッチングに
より表面部の膜質が変質したレジスト膜４を確実に除去
するため、酸素プラズマによるエッチングを行なってい
る。このとき、ゲート酸化膜６は、島状にパターン化さ
れていると共に、部分を露出して居り、而も当該酸素プ
ラズマによりＳｉウェハｌに帯電する電荷量が大きくな
るため、ゲート酸化１６に耐圧低下や絶縁破壊等のダメ
ージが生しるという問題点があった。
本発明の目的は、上述の問題点に鑑み、ゲート電極形成
のためのドライエッチング時及び酸素プラズマ等のドラ
イエッチングによるレジスト膜の除去時におけるゲート
絶縁膜へのダメージを防止できる半導体素子の製造方法
を提供するものである。
のためのドライエッチング時及び酸素プラズマ等のドラ
イエッチングによるレジスト膜の除去時におけるゲート
絶縁膜へのダメージを防止できる半導体素子の製造方法
を提供するものである。
本発明は上述した目的を達戒するため、Ｓｉウェハの表
面上に、第１の絶縁膜．導電層を順次形成する工程と、
上記導ｉａｍｔ上を含むＳｉウェハの表裏面上に、第２
の絶縁膜を形成する工程と、上記Ｓｉウェハ表面上の第
２の絶縁膜の所定領域上にレジスト膜を形成する工程と
、上記レジスト膜をマスクとして、上記第２の絶縁膜を
ドライエンチングして、パターン化する工程と、上記レ
ジスト膜をドライエッチングにより全面除去する工程と
、上記第２の絶縁膜をマスクとして、上記導電層及び第
１の絶縁膜をドライエッチングして、ゲート電極を形成
する工程と、その後、上記第２の絶縁膜を全面除去する
工程とを含むものである．〔作 用〕 本発明においては、パターン化されていない第１の絶縁
膜を導電層で被った状態で、ドライエッチングによりレ
ジスト膜を除去するので、ドライエッチングによりＳｉ
ウェハに帯電する電荷量が抑えられ、第１の絶縁膜の耐
圧劣化及びｍ縁破壊等のダメージが防止される．又、ゲ
ート電極形成のための導電層のドライエンチングによる
パターニング時には、Ｓｉウェハ稟面に第２のｗＡ緑膜
を有するので、Ｓｉウェハに帯電する電荷量が小さく抑
えられ、・第１の絶縁膜へのダメージが防止される．〔
実施例〕 本発明のゲート電極の形成方法に係る一実施例を第１図
に基づいて従来例と同一構戒部分には同一符号を付して
説明する．尚、第１図は工程断面図を示す。
面上に、第１の絶縁膜．導電層を順次形成する工程と、
上記導ｉａｍｔ上を含むＳｉウェハの表裏面上に、第２
の絶縁膜を形成する工程と、上記Ｓｉウェハ表面上の第
２の絶縁膜の所定領域上にレジスト膜を形成する工程と
、上記レジスト膜をマスクとして、上記第２の絶縁膜を
ドライエンチングして、パターン化する工程と、上記レ
ジスト膜をドライエッチングにより全面除去する工程と
、上記第２の絶縁膜をマスクとして、上記導電層及び第
１の絶縁膜をドライエッチングして、ゲート電極を形成
する工程と、その後、上記第２の絶縁膜を全面除去する
工程とを含むものである．〔作 用〕 本発明においては、パターン化されていない第１の絶縁
膜を導電層で被った状態で、ドライエッチングによりレ
ジスト膜を除去するので、ドライエッチングによりＳｉ
ウェハに帯電する電荷量が抑えられ、第１の絶縁膜の耐
圧劣化及びｍ縁破壊等のダメージが防止される．又、ゲ
ート電極形成のための導電層のドライエンチングによる
パターニング時には、Ｓｉウェハ稟面に第２のｗＡ緑膜
を有するので、Ｓｉウェハに帯電する電荷量が小さく抑
えられ、・第１の絶縁膜へのダメージが防止される．〔
実施例〕 本発明のゲート電極の形成方法に係る一実施例を第１図
に基づいて従来例と同一構戒部分には同一符号を付して
説明する．尚、第１図は工程断面図を示す。
先ず、Ｓｉウェハｌの表面上に酸化膜２を被着し、この
上に、ＣＶＤ法により導電性材料層、例えばポリシリコ
ン層３を形成する．その後、ＣＶＤ法により、上記ポリ
シリコン層３上を含むＳｉウェハ１の表裏面上に、絶縁
膜、例えば窒化膜７を被着する．そして、Ｓｉウェハ１
表面上における窒化膜７の所定領域上に、レジスト膜４
を形成する（第１図ａ）． 次に、上記レジスト膜４をマスクとして、枚葉式ドライ
エッチャーで、窒化１１１７をドライエフチングして、
Ｓｉウェハｌ表面のゲート電極形成予定領域上及びＳｉ
ウェハＩ！面上の窒化膜７のみ残す．その後、酸素プラ
ズマにより、レジスト膜４を全面除去する．このとき、
酸化膜２上を導電材料であるポリシリコン層３が被って
いるので、酸素プラズマによる酸化膜２へのプラズマダ
メージは防止される（第ｌ図ｂ） しかる後、上記窒化ＷＪ．７をマスクとして、ポリシリ
コンｌ！！３，酸化ｌＩ！２を順次ドライエッチングし
て、ゲート電極５及びゲート酸化１ｌ＊６を形成する。
上に、ＣＶＤ法により導電性材料層、例えばポリシリコ
ン層３を形成する．その後、ＣＶＤ法により、上記ポリ
シリコン層３上を含むＳｉウェハ１の表裏面上に、絶縁
膜、例えば窒化膜７を被着する．そして、Ｓｉウェハ１
表面上における窒化膜７の所定領域上に、レジスト膜４
を形成する（第１図ａ）． 次に、上記レジスト膜４をマスクとして、枚葉式ドライ
エッチャーで、窒化１１１７をドライエフチングして、
Ｓｉウェハｌ表面のゲート電極形成予定領域上及びＳｉ
ウェハＩ！面上の窒化膜７のみ残す．その後、酸素プラ
ズマにより、レジスト膜４を全面除去する．このとき、
酸化膜２上を導電材料であるポリシリコン層３が被って
いるので、酸素プラズマによる酸化膜２へのプラズマダ
メージは防止される（第ｌ図ｂ） しかる後、上記窒化ＷＪ．７をマスクとして、ポリシリ
コンｌ！！３，酸化ｌＩ！２を順次ドライエッチングし
て、ゲート電極５及びゲート酸化１ｌ＊６を形成する。
而して、窒化膜７をＳｉウェハｌよりウェソトエソチン
グにより全面除去し、プロセスを終了する（第１図Ｃ） 〔発明の効果〕 以上説明したように、本発明によれば、ドライエノチン
グによるレジスト膜の除去時には、パターン化されてい
ない第１の絶縁膜（ゲート絶縁膜）が導電層によって被
われて居り、ゲート電極形成のための導電層のドライエ
ッチング時には、Ｓｉウェハ裏面上に第２の絶縁膜を有
するので、第１の絶縁膜の耐圧劣化及び絶縁破壊等のダ
メージが防止できる等の効果により上述した課題を解決
し得る。
グにより全面除去し、プロセスを終了する（第１図Ｃ） 〔発明の効果〕 以上説明したように、本発明によれば、ドライエノチン
グによるレジスト膜の除去時には、パターン化されてい
ない第１の絶縁膜（ゲート絶縁膜）が導電層によって被
われて居り、ゲート電極形成のための導電層のドライエ
ッチング時には、Ｓｉウェハ裏面上に第２の絶縁膜を有
するので、第１の絶縁膜の耐圧劣化及び絶縁破壊等のダ
メージが防止できる等の効果により上述した課題を解決
し得る。
第１図は本発明方法の実施例に係わる工程断面図であり
、第２図は従来方法の工程断面図である．ｌ・・・Ｓｉ
ウェハ、２・・・酸化膜、３・・・ポリシリコン層・ ４・・・レジスト膜、 ５ ・・・ゲ− ト電極、 ６ ・・・ゲ− ト酸化膜、 ７・・・窒化膜。 本発明方法の工程図 第 ｌ 図 ２ 従来方法の工程図 第２ 図 手続補正書 平戒 ２年４ 月２０
、第２図は従来方法の工程断面図である．ｌ・・・Ｓｉ
ウェハ、２・・・酸化膜、３・・・ポリシリコン層・ ４・・・レジスト膜、 ５ ・・・ゲ− ト電極、 ６ ・・・ゲ− ト酸化膜、 ７・・・窒化膜。 本発明方法の工程図 第 ｌ 図 ２ 従来方法の工程図 第２ 図 手続補正書 平戒 ２年４ 月２０
Claims (1)
- 【特許請求の範囲】 Ｓｉウェハの表面上に、第１の絶縁膜、導電層を順次形
成する工程と、 上記導電層上を含むＳｉウェハの表裏面上に、第２の絶
縁膜を形成する工程と、 上記Ｓｉウェハ表面上の第２の絶縁膜の所定領域上にレ
ジスト膜を形成する工程と、 上記レジスト膜をマスクとして、上記第２の絶縁膜をド
ライエッチングして、パターン化する工程と、 上記レジスト膜をドライエッチングにより全面除去する
工程と、 上記第２の絶縁膜をマスクとして、上記導電層及び第１
の絶縁膜をドライエッチングして、ゲート電極を形成す
る工程と、 その後、上記第２の絶縁膜を全面除去する工程とを含む
ことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30903889A JPH03171726A (ja) | 1989-11-30 | 1989-11-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30903889A JPH03171726A (ja) | 1989-11-30 | 1989-11-30 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171726A true JPH03171726A (ja) | 1991-07-25 |
Family
ID=17988132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30903889A Pending JPH03171726A (ja) | 1989-11-30 | 1989-11-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245096B1 (ko) * | 1996-12-31 | 2000-03-02 | 김영환 | 반도체소자의 필드 산화막 제조방법 |
-
1989
- 1989-11-30 JP JP30903889A patent/JPH03171726A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245096B1 (ko) * | 1996-12-31 | 2000-03-02 | 김영환 | 반도체소자의 필드 산화막 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07193121A (ja) | 半導体装置の製造方法 | |
| JP3412277B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6235591B1 (en) | Method to form gate oxides of different thicknesses on a silicon substrate | |
| JPH0697297A (ja) | コンタクトを有する半導体素子及びその製造方法 | |
| JPH03171726A (ja) | 半導体素子の製造方法 | |
| US6391701B1 (en) | Semiconductor device and process of fabrication thereof | |
| KR100295669B1 (ko) | 듀얼게이트산화막제조방법 | |
| KR100268776B1 (ko) | 반도체 소자 제조방법 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| KR100244411B1 (ko) | 반도체장치 제조방법 | |
| JPH0653160A (ja) | セルフアラインコンタクト形成法 | |
| JPH08293595A (ja) | 半導体装置の製造方法 | |
| US20030030101A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR0167260B1 (ko) | 반도체 소자의 격리구조 제조방법 | |
| KR100364416B1 (ko) | 반도체소자의소자격리방법 | |
| KR100192548B1 (ko) | 캐패시터 제조방법 | |
| JPH04127539A (ja) | 半導体装置の製造方法 | |
| KR960006960B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR960002742A (ko) | 반도체소자의 제조방법 | |
| JPS63117468A (ja) | 半導体装置の製造方法 | |
| JPS61220451A (ja) | 半導体装置の製造方法 | |
| JPH05267205A (ja) | 半導体装置の製造方法 | |
| JPH01225352A (ja) | 半導体装置の製造方法 | |
| JPH0377376A (ja) | 半導体装置の製造方法 | |
| JPH05175345A (ja) | 半導体基板のコンタクトホール形成方法 |