JPS59200439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59200439A JPS59200439A JP7294883A JP7294883A JPS59200439A JP S59200439 A JPS59200439 A JP S59200439A JP 7294883 A JP7294883 A JP 7294883A JP 7294883 A JP7294883 A JP 7294883A JP S59200439 A JPS59200439 A JP S59200439A
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- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係り、特に配線層の
構造が２層以上の所謂多層配線構造の半導体装置の形成
方法に関する。
構造が２層以上の所謂多層配線構造の半導体装置の形成
方法に関する。
従来、多層配線構造の半導体素子や集積回路は、素子を
形成した半導体基板上に、ンリコン酸化詩などの絶縁膜
を形成し、前記基板の素子と、その上の絶縁膜上形成さ
れる配線層との接続に必要な部分の絶縁膜を、写真蝕刻
法によって開孔し、全面に例えばアルミニウム等の膜を
被看し、写Ｘ ｔＡ刻法を用いて、所定のパターンの第
１配線を形成する。
形成した半導体基板上に、ンリコン酸化詩などの絶縁膜
を形成し、前記基板の素子と、その上の絶縁膜上形成さ
れる配線層との接続に必要な部分の絶縁膜を、写真蝕刻
法によって開孔し、全面に例えばアルミニウム等の膜を
被看し、写Ｘ ｔＡ刻法を用いて、所定のパターンの第
１配線を形成する。
更に、この上にシリコン酸化膜等の絶縁膜を気相成長等
によって形成した後、更に、その上に形成される配線層
との接続を行なう為、再び写真蝕麹１法を用いて、接続
孔を開孔し、全面にアルミニウム等の膜を被着後、所定
のノ（ターンをＪ形成し、第２の配線層とする。
によって形成した後、更に、その上に形成される配線層
との接続を行なう為、再び写真蝕麹１法を用いて、接続
孔を開孔し、全面にアルミニウム等の膜を被着後、所定
のノ（ターンをＪ形成し、第２の配線層とする。
ところが、この様な従来の製造方法においては、第１配
線層によって生ずる段差等によって、第２配線層が段差
部の側壁において、薄くなりり〒線し易くなったり、写
真蝕刻法で形成した配線）；ターンが段差部の抵い処で
細くなったり、配線層のイ言頼性を落す原因になってい
る。
線層によって生ずる段差等によって、第２配線層が段差
部の側壁において、薄くなりり〒線し易くなったり、写
真蝕刻法で形成した配線）；ターンが段差部の抵い処で
細くなったり、配線層のイ言頼性を落す原因になってい
る。
この様な点を改善するため、第１配線層上に平担な絶縁
膜を形成踵これによって第２６己線層の゛ッ９Ｊゎヤ１
ヶ、・よい、ヵ法ヵ１考え出、ワ、い、。２の平担化の
一例として、ポリイミド樹脂などの流動性高分子材料を
回転塗布する方法があり、この平担化は、配線層の信頼
性に非常に大きな効果力≦ある。
膜を形成踵これによって第２６己線層の゛ッ９Ｊゎヤ１
ヶ、・よい、ヵ法ヵ１考え出、ワ、い、。２の平担化の
一例として、ポリイミド樹脂などの流動性高分子材料を
回転塗布する方法があり、この平担化は、配線層の信頼
性に非常に大きな効果力≦ある。
しかし、これによって配線層σ）問題は総て解決したわ
けではない。それは、第１配線層上の絶縁膜に、第２配
線層との接続孔、所謂スルーホールを形成するに際し、
第１配線層の巾と同じ太き式のスルーホールを形成する
場合、写真蝕匂ｊ法でのマスク合わせのズレによって、
スルー７１＝−ルの内側の絶縁膜に深い溝が生じる。第
１図は、この状態図であり（ａ）は平面図、（ｂ）は断
面図である。（ｂ）に示すように、スルーホール１０の
底部の溝によって第２配線層Ｘ１（例えばアルミニウム
）が断線したり、配線層相互の接続の信頼性が著しく低
下する。
けではない。それは、第１配線層上の絶縁膜に、第２配
線層との接続孔、所謂スルーホールを形成するに際し、
第１配線層の巾と同じ太き式のスルーホールを形成する
場合、写真蝕匂ｊ法でのマスク合わせのズレによって、
スルー７１＝−ルの内側の絶縁膜に深い溝が生じる。第
１図は、この状態図であり（ａ）は平面図、（ｂ）は断
面図である。（ｂ）に示すように、スルーホール１０の
底部の溝によって第２配線層Ｘ１（例えばアルミニウム
）が断線したり、配線層相互の接続の信頼性が著しく低
下する。
この場合、マスクの合わせズレを考慮し−Ｃ１スルーホ
ール１０の大きさを第１配線層３の巾に比べて充分小さ
くすれば、前述したスＡ・−ホール１０の底部における
溝の発生は防止することができる力；、例えば、第１配
線層３の巾が２，０μｍの場合、スルーホール１０の大
きさは、マスク合わせズレを考慮すればどうしても２．
０μｍ、以下にする必要７５ζありしかもマスク合わせ
装置の合わせ精度は、±０．２〜０．３μｍある。これ
によって、スルーホール１０ケ、１．４μｍ以下でなけ
ればならず、配’ａ Ｍ！相互の接続の信頼性が低下し
、また接触抵抗も増加し、素子の高速動作に大きな障害
を与える。
ール１０の大きさを第１配線層３の巾に比べて充分小さ
くすれば、前述したスＡ・−ホール１０の底部における
溝の発生は防止することができる力；、例えば、第１配
線層３の巾が２，０μｍの場合、スルーホール１０の大
きさは、マスク合わせズレを考慮すればどうしても２．
０μｍ、以下にする必要７５ζありしかもマスク合わせ
装置の合わせ精度は、±０．２〜０．３μｍある。これ
によって、スルーホール１０ケ、１．４μｍ以下でなけ
ればならず、配’ａ Ｍ！相互の接続の信頼性が低下し
、また接触抵抗も増加し、素子の高速動作に大きな障害
を与える。
上記問題を回避するための従来例を第２図に示す。第１
図と同様（ａ）は平面図、（ｂ）は断面図である。
図と同様（ａ）は平面図、（ｂ）は断面図である。
第２図に示す様に、第１配線Ｎ３の巾をスルーホール１
０の部分だけを広げ、スルーホール１０を形成する際、
写真蝕刻法でのマスク合わせズレが生じても、スルーホ
ール１０が第１配線層３の巾からズレない＾求な構造が
用いられている。ところが前述した様にマスク合わせ装
置の合わせ精度は、±０．２〜０．３μｍ（こうしよう
）あり、この為、スルーホール１０の部分の第１配線層
３の巾は、片側で０．５ρｍ以上広げている。これによ
って、第１配線層の間融は広がり、配線の占有面積が増
大するとともに、配線層間融が制限でれる為配線層及び
素子の高密度化が阻害きれ集積度化をも制限する。
０の部分だけを広げ、スルーホール１０を形成する際、
写真蝕刻法でのマスク合わせズレが生じても、スルーホ
ール１０が第１配線層３の巾からズレない＾求な構造が
用いられている。ところが前述した様にマスク合わせ装
置の合わせ精度は、±０．２〜０．３μｍ（こうしよう
）あり、この為、スルーホール１０の部分の第１配線層
３の巾は、片側で０．５ρｍ以上広げている。これによ
って、第１配線層の間融は広がり、配線の占有面積が増
大するとともに、配線層間融が制限でれる為配線層及び
素子の高密度化が阻害きれ集積度化をも制限する。
更に、第２配線層９の高密度化をも制限（７、配線層を
多層に形成する程、この影響が大きくなる。
多層に形成する程、この影響が大きくなる。
これらの諸問題に対し、新しい構造が考え出されている
。
。
第３図（ａ）に示すように、第１配線層３を形成したし
、更にＣＦ４／Ｈ２ガスを用いた反応性イオンエツチン
グ法により全面エツチングを行なうと、第１配線層３の
側壁に窒化硅素膜５を形成することができる。この後第
３図（ｂ）に示すように第２絶縁膜、例えば二酸硅素膜
８を被着し、更にレジスト９を塗布する。写真蝕刻法に
よりスルーホール１０を形成した後、レジスト９をマス
クに第２輸縁膜８をエツチングし、スルーホール１０を
開孔する。この時のエツチング条件（速度）を第１Ｐ縁
膜＜洋２絶縁膜とすれば、たとえ、（ｂ）図のようにス
ルーホールがズして形成されても、エツチングは第１絶
縁膜で止まり、°前述した様な溝を作らず、第３図（Ｃ
）に示すように、段切れのない第２配線層を形成するこ
とができる。
、更にＣＦ４／Ｈ２ガスを用いた反応性イオンエツチン
グ法により全面エツチングを行なうと、第１配線層３の
側壁に窒化硅素膜５を形成することができる。この後第
３図（ｂ）に示すように第２絶縁膜、例えば二酸硅素膜
８を被着し、更にレジスト９を塗布する。写真蝕刻法に
よりスルーホール１０を形成した後、レジスト９をマス
クに第２輸縁膜８をエツチングし、スルーホール１０を
開孔する。この時のエツチング条件（速度）を第１Ｐ縁
膜＜洋２絶縁膜とすれば、たとえ、（ｂ）図のようにス
ルーホールがズして形成されても、エツチングは第１絶
縁膜で止まり、°前述した様な溝を作らず、第３図（Ｃ
）に示すように、段切れのない第２配線層を形成するこ
とができる。
ところが、絶縁膜を配線層側壁に形成するには、反応性
イオンエツチング法の巽方性エツチングという特性を逆
利用しているわけであるが、必ずしも理論的（理想的）
な形状は得られていない。第４図（ａ）に理論的な形を
、（ｂ）に実際に得られる形をにおいて理想的には、（
ａ）のように配線層側壁の絶縁膜の寸法が上も下も同じ
巾であることが望ましい。なぜならこれによって、見掛
上配線層の巾が広がったことになるため、スルーホール
の合わせズレを充分補うことができるからである。
イオンエツチング法の巽方性エツチングという特性を逆
利用しているわけであるが、必ずしも理論的（理想的）
な形状は得られていない。第４図（ａ）に理論的な形を
、（ｂ）に実際に得られる形をにおいて理想的には、（
ａ）のように配線層側壁の絶縁膜の寸法が上も下も同じ
巾であることが望ましい。なぜならこれによって、見掛
上配線層の巾が広がったことになるため、スルーホール
の合わせズレを充分補うことができるからである。
ところが、反応性イオンエツチングの条件の最適化、及
びその他の原因によってこの形を形成することが難しく
、（ｂ）に示すような形状になることが多い。しかしこ
の形状では、合わせズレが大きい場合第３図（ｂ）、（
ｅ）のスルーホール下１２の部分でやはね溝のような形
になり、第２配線層を形成する際、段切れの恐れがあり
、完全とは言えない。
びその他の原因によってこの形を形成することが難しく
、（ｂ）に示すような形状になることが多い。しかしこ
の形状では、合わせズレが大きい場合第３図（ｂ）、（
ｅ）のスルーホール下１２の部分でやはね溝のような形
になり、第２配線層を形成する際、段切れの恐れがあり
、完全とは言えない。
本発明の目的は、上記問題を解決し、配線及び素子の集
積度を高め、しかも信頼性の高い微細な多層配線構造を
有する半導体装置の製造方法を提供することにある。
積度を高め、しかも信頼性の高い微細な多層配線構造を
有する半導体装置の製造方法を提供することにある。
本発明は、多層配線構造の半導体装置の製造方法におい
て、第１配線導体層を形成した半導体基板上に、第１絶
縁膜を被着シ２、全面に、Ａｒ、Ｐ。
て、第１配線導体層を形成した半導体基板上に、第１絶
縁膜を被着シ２、全面に、Ａｒ、Ｐ。
Ａｓ等の不純物をイオン注入する。
この後全面エツチングを行なうことにより第１配線層側
壁に第１絶縁膜を形成する。その後部２絶縁膜を゛１被
着し、第２絶縁膜のエツチング速度が第１絶縁膜のエツ
チング速度に比べて速いエツチング法を用いて、第２絶
縁膜の所定領域に接続孔を形成し、その後第２配線層を
形成する方法である。
壁に第１絶縁膜を形成する。その後部２絶縁膜を゛１被
着し、第２絶縁膜のエツチング速度が第１絶縁膜のエツ
チング速度に比べて速いエツチング法を用いて、第２絶
縁膜の所定領域に接続孔を形成し、その後第２配線層を
形成する方法である。
本発明によれば、第１配紳層の巾と同じ大きさ又は、そ
れ以上の太きでの接続孔（スルーホール）を形成する場
合写、Ａｌ１ｈ刻法でマスクズレが生じても、エツチン
グの条件を変クーることにより、第１絶縁膜はほとんど
エツチングされず、第１配線層表面と第１絶縁膜表面が
同じ高さで、しかも完全に平担化されるため、接続孔で
の第２配＠層の段切れを防止することが出来、信頼性の
旨い配線層を形成することができる。また、接続孔（ス
ルーホール）の太き−さに対して、第１配線層の巾を広
くする必要がないので、配＠層の微細化が可能になり、
配線層の占有面積が小でくなシまた、素子の高密度化が
できるため、チップサイズが小さく、しかも高集積な半
導体装置を得ることができる。
れ以上の太きでの接続孔（スルーホール）を形成する場
合写、Ａｌ１ｈ刻法でマスクズレが生じても、エツチン
グの条件を変クーることにより、第１絶縁膜はほとんど
エツチングされず、第１配線層表面と第１絶縁膜表面が
同じ高さで、しかも完全に平担化されるため、接続孔で
の第２配＠層の段切れを防止することが出来、信頼性の
旨い配線層を形成することができる。また、接続孔（ス
ルーホール）の太き−さに対して、第１配線層の巾を広
くする必要がないので、配＠層の微細化が可能になり、
配線層の占有面積が小でくなシまた、素子の高密度化が
できるため、チップサイズが小さく、しかも高集積な半
導体装置を得ることができる。
以下、本発明の具体的実施例について、図面を用いて説
明する。先ず第５図（ａ）に示すようにシリコン基板ｌ
上に絶縁膜として、例えば膜厚０．５μｍの二酸化硅素
膜２を形成し、この上に例えば膜厚０．８μｍのアルミ
ニウム（以下Ａｌ）膜３を蒸着し、更にフォトレジスト
を塗布踵写真蝕剣法によりフオトレジスｌ−１１ｉＪ
４ ’＆影形成る。
明する。先ず第５図（ａ）に示すようにシリコン基板ｌ
上に絶縁膜として、例えば膜厚０．５μｍの二酸化硅素
膜２を形成し、この上に例えば膜厚０．８μｍのアルミ
ニウム（以下Ａｌ）膜３を蒸着し、更にフォトレジスト
を塗布踵写真蝕剣法によりフオトレジスｌ−１１ｉＪ
４ ’＆影形成る。
その後、このフォトレジスト膜４をマスクに例えばＢＣ
Ｉｓ／Ｃ１２ガスを用い、反応性イオンエツチング法で
Ａｌ膜３をエツチングし、第１配線層を形成する。フォ
トレジスト膜４除去後（ｂ）に示すように例えばＳｉＨ
，／ＮＨ４系のガスを用いプラズマＣＶＩ）法により、
膜厚１．ＯＡｍの窒化硅素ＦＶＡ５を堆積した後、全面
に例えばリン（Ｐ＋）６をｌＸｌ０”の−２でイオン注
入を行なう。この時深さ方向の注入量を窒化硅素膜５の
膜厚と同じ深さにコントロールすれば、破線７の内側は
、イオン注入されない。
Ｉｓ／Ｃ１２ガスを用い、反応性イオンエツチング法で
Ａｌ膜３をエツチングし、第１配線層を形成する。フォ
トレジスト膜４除去後（ｂ）に示すように例えばＳｉＨ
，／ＮＨ４系のガスを用いプラズマＣＶＩ）法により、
膜厚１．ＯＡｍの窒化硅素ＦＶＡ５を堆積した後、全面
に例えばリン（Ｐ＋）６をｌＸｌ０”の−２でイオン注
入を行なう。この時深さ方向の注入量を窒化硅素膜５の
膜厚と同じ深さにコントロールすれば、破線７の内側は
、イオン注入されない。
この状態で、例えばＣＦ、／Ｈ，ガスを用い反応性イオ
ンエツ、テング法で全面エツチングをすると、イオン注
入された窒化硅素膜５はエツチング速度が速くなるので
、（Ｃ）に示すように第１配線層２の側壁に上部と下部
の巾が等しい窒化硅素膜５ｒ形成することができる。そ
の後（ｄ）に示すように例えばＳｉＨ，１０，ガスを用
い、プラズマＣＶＤ法により膜厚１．０μｍの二酸化硅
素膜８を堆積［７、更にフォトレジストを塗布し、写真
ｍ剣法によりフォトレジスト膜９を形成し、これをマス
クに例えばＣシ゛ＪＨ２ガスを用いた反応性イオンエツ
チング法にエリ、スルーホール１０を形成する。この場
合図に示すように写真蝕刻時、マスク合わせのズレが起
きても反応性イオンエツチングの条件を変えることによ
り二酸化硅素膜８と窒化硅素膜７との選択比をコントロ
ールすることができるので、２．１図で説明したような
現象を防ぐことができるとともに、イオン注入後エツチ
ングすることによって第４図（ａ）のように配線層側壁
に理想的な形の絶縁Ｂか全形成することかできるので、
写真蝕刻時のマスク合わせズレに充分対応することがで
きる。この後、フォトレジスト膜９を除去し、（ｅ）に
示すように、第２配線層として例えばＡＩ膜１１を蒸着
し加工形成する。
ンエツ、テング法で全面エツチングをすると、イオン注
入された窒化硅素膜５はエツチング速度が速くなるので
、（Ｃ）に示すように第１配線層２の側壁に上部と下部
の巾が等しい窒化硅素膜５ｒ形成することができる。そ
の後（ｄ）に示すように例えばＳｉＨ，１０，ガスを用
い、プラズマＣＶＤ法により膜厚１．０μｍの二酸化硅
素膜８を堆積［７、更にフォトレジストを塗布し、写真
ｍ剣法によりフォトレジスト膜９を形成し、これをマス
クに例えばＣシ゛ＪＨ２ガスを用いた反応性イオンエツ
チング法にエリ、スルーホール１０を形成する。この場
合図に示すように写真蝕刻時、マスク合わせのズレが起
きても反応性イオンエツチングの条件を変えることによ
り二酸化硅素膜８と窒化硅素膜７との選択比をコントロ
ールすることができるので、２．１図で説明したような
現象を防ぐことができるとともに、イオン注入後エツチ
ングすることによって第４図（ａ）のように配線層側壁
に理想的な形の絶縁Ｂか全形成することかできるので、
写真蝕刻時のマスク合わせズレに充分対応することがで
きる。この後、フォトレジスト膜９を除去し、（ｅ）に
示すように、第２配線層として例えばＡＩ膜１１を蒸着
し加工形成する。
このようにして形成された第２配線層は、第５図（ｅ）
からもわかるようにスルーホール形成時、写真蝕刻法の
マスク合わせズレが起きても、反応性イオンエツチング
法の条件を変えることにより、エツチングを窒化硅素膜
の部分が現われたところで止めることができ、第１図で
説明したようなスルーホール底部に発生する段差（溝）
を防止することができる。しかも第１配線層側壁に形成
でれた窒化硅素膜は、イオン注入とエツチングを組みあ
わせることによって第４図（ａ）のように理想的な形に
形成することができるので、従来の方法（第４図（ｂ）
）よりもマスクズレに対する効果が大きく第２図で説明
したようなマスク合わせのズレを考慮し、スルーホール
Ｆの配線層の巾を広げるという構造をとらなくてもよく
、従来問題とされていた配線層の間融を小さくすること
ができ、素子の高密度化、高集積化を実現することがで
きる。
からもわかるようにスルーホール形成時、写真蝕刻法の
マスク合わせズレが起きても、反応性イオンエツチング
法の条件を変えることにより、エツチングを窒化硅素膜
の部分が現われたところで止めることができ、第１図で
説明したようなスルーホール底部に発生する段差（溝）
を防止することができる。しかも第１配線層側壁に形成
でれた窒化硅素膜は、イオン注入とエツチングを組みあ
わせることによって第４図（ａ）のように理想的な形に
形成することができるので、従来の方法（第４図（ｂ）
）よりもマスクズレに対する効果が大きく第２図で説明
したようなマスク合わせのズレを考慮し、スルーホール
Ｆの配線層の巾を広げるという構造をとらなくてもよく
、従来問題とされていた配線層の間融を小さくすること
ができ、素子の高密度化、高集積化を実現することがで
きる。
尚、上記実施例では、第１配線層側壁に第１絶縁膜を形
成する際、イオン注入でｉ ｉ、）＋（ＩＪン）を注入
したがその他０２、Ｎ２、Ａｒ、Ａｓ、Ｂ等を注入して
も、エツチングでは、ＣＦ４／Ｈ２ガスを用いた反応性
イオンエツチング法を採用したが、その他の異方性エツ
チング法や、プラズマエツチング等の等方性エツチング
法を用いても第４図（ａ）のように理想的な形の絶縁膜
を形成することができる。
成する際、イオン注入でｉ ｉ、）＋（ＩＪン）を注入
したがその他０２、Ｎ２、Ａｒ、Ａｓ、Ｂ等を注入して
も、エツチングでは、ＣＦ４／Ｈ２ガスを用いた反応性
イオンエツチング法を採用したが、その他の異方性エツ
チング法や、プラズマエツチング等の等方性エツチング
法を用いても第４図（ａ）のように理想的な形の絶縁膜
を形成することができる。
また、上記実施例では配線材料にアルミニウムを用いた
が、他の材料、例えばモリブデン、タングステン、タン
タルチタン、白金及び前記硅化物、多結晶シリコンに対
しても本発明がＪ用でさる。
が、他の材料、例えばモリブデン、タングステン、タン
タルチタン、白金及び前記硅化物、多結晶シリコンに対
しても本発明がＪ用でさる。
更に実施例では、配線層を２層に設けた場合について説
明したが、３層以上の配線層を設けた多層配線も、上記
実施例で述べた方法をくり返して行なうことにより実現
することができる。
明したが、３層以上の配線層を設けた多層配線も、上記
実施例で述べた方法をくり返して行なうことにより実現
することができる。
第１図及び第２図は、従来の多層配線技術における問題
及びその対策を各々説明する為の断面図、第３図は、新
しい多層配線技術を説明する為の工程断面図、第４図は
、第３図で説明された方法による窒化硅素膜パターンの
理想的形状及び実際の形状を示す断面図、第５図は、本
発明に係る半導体装置の製造方法の一実施例を示す工程
断面図である。 １・・・シリコン基板 ２・・・二酸化硅素膜３・
・・第１配線層（ＡＩ）４・・・フォトレジスト膜５・
・・窒化硅素膜 ７・・・イオン注入されない窒化硅素膜８・・・二酸化
硅素膜 ９・・・フォトレジスト１ＩＩｉ￥ １０・・・スルー
ホール１１・・・第２配糾層（ＡＩ） （７３１７） 代理人 弁理士 則 近 憲 佑 （
は〃・１名）第 Ｉ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ＦＩＡ
及びその対策を各々説明する為の断面図、第３図は、新
しい多層配線技術を説明する為の工程断面図、第４図は
、第３図で説明された方法による窒化硅素膜パターンの
理想的形状及び実際の形状を示す断面図、第５図は、本
発明に係る半導体装置の製造方法の一実施例を示す工程
断面図である。 １・・・シリコン基板 ２・・・二酸化硅素膜３・
・・第１配線層（ＡＩ）４・・・フォトレジスト膜５・
・・窒化硅素膜 ７・・・イオン注入されない窒化硅素膜８・・・二酸化
硅素膜 ９・・・フォトレジスト１ＩＩｉ￥ １０・・・スルー
ホール１１・・・第２配糾層（ＡＩ） （７３１７） 代理人 弁理士 則 近 憲 佑 （
は〃・１名）第 Ｉ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ＦＩＡ
Claims (3)
- （１） 第１の配線層が形成された半導体基板におい
て、この第１の配線層上に、第１の絶縁膜を形成した後
、全面に不純物をイオン注入する工程と、前記不純物を
イオン注入した第１の絶縁膜の全面をエツチングするこ
とによって、第１の配線層側面に第１の絶縁膜を残存せ
しめる工程と、この全面に第２の絶縁膜を形成する工程
と、第２絶縁膜のエツチング速度が第１絶縁膜のエツチ
ング速度ニ比べて速いエツチング法を用いて第２絶縁膜
の所定領域に配線接続孔を形成する工程と、この後第２
の配線層を形成する工程とを備えたことを特徴とする半
導体装置の製造方法。 - （２）第１絶縁膜の全面にイオン注入はれる不純物が０
２、Ｎ２、Ａｒ５Ｐ、ＡｓもしくはＢであることを特徴
とする特許 導体装置の製造方法。 - （３）第１配線導体層の巾と同じ、またはそれより大き
い配線接続孔を形成することを特徴とする前記特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294883A JPS59200439A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294883A JPS59200439A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200439A true JPS59200439A (ja) | 1984-11-13 |
| JPH0530065B2 JPH0530065B2 (ja) | 1993-05-07 |
Family
ID=13504110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294883A Granted JPS59200439A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200439A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244645A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置の製造方法 |
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
| US5243220A (en) * | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
-
1983
- 1983-04-27 JP JP7294883A patent/JPS59200439A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244645A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置の製造方法 |
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
| US5243220A (en) * | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
| US5330934A (en) * | 1990-03-23 | 1994-07-19 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having miniaturized contact electrode and wiring structure |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530065B2 (ja) | 1993-05-07 |
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