JPH01240039A - ダブルサンプリング型タイミング再生方式 - Google Patents
ダブルサンプリング型タイミング再生方式Info
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- JPH01240039A JPH01240039A JP63066388A JP6638888A JPH01240039A JP H01240039 A JPH01240039 A JP H01240039A JP 63066388 A JP63066388 A JP 63066388A JP 6638888 A JP6638888 A JP 6638888A JP H01240039 A JPH01240039 A JP H01240039A
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- 238000005070 sampling Methods 0.000 title claims abstract description 10
- 230000003111 delayed effect Effects 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 8
- 238000011084 recovery Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000012935 Averaging Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
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- 230000008929 regeneration Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目 次］
概要
産業上の利用分野
従来の技術（第７〜９図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作 用（第１図）
実施例（第２〜６図）
発明の効果
［概 要］
ディジタル伝送装置の受イａ側に設けられる線路等化器
の出力から再生クロックの抽出を行なうタイミング再生
方式に関し、 １周期内に２回サンプリングして得られる２つのインパ
ルス応答を相互に比較することにより、再生クロックに
位相誤差を生じさせることなくクロックを再生できるよ
うにすることを目的とし、線路等化器の出力から受信デ
ータシンボルの識別結果およびサンプル値を検出し、そ
の検出結果から線路等化器出力のインパルス応答ｈ（ｔ
１）とインパルス応答ｈ（ｔ、）から所定時間だけ遅れ
たインパルス応答ｈ（ｔ２）をそれぞれ一定周期ごとに
演算し、その後これらのインパルス応答ｈ（ｔｔ）ｔ
ｈ（ｔｚ）を比較して、この比較結果に基づき、インパ
ルス応答ｈ（ｔ１）がインパルス応答ｈＤｚ）より大き
い場合は、再生クロックの位相を進ませる制御を行なう
一方、逆に小さい場合は、再生クロックの位相を遅らせ
る制御を行なうように構成する。
の出力から再生クロックの抽出を行なうタイミング再生
方式に関し、 １周期内に２回サンプリングして得られる２つのインパ
ルス応答を相互に比較することにより、再生クロックに
位相誤差を生じさせることなくクロックを再生できるよ
うにすることを目的とし、線路等化器の出力から受信デ
ータシンボルの識別結果およびサンプル値を検出し、そ
の検出結果から線路等化器出力のインパルス応答ｈ（ｔ
１）とインパルス応答ｈ（ｔ、）から所定時間だけ遅れ
たインパルス応答ｈ（ｔ２）をそれぞれ一定周期ごとに
演算し、その後これらのインパルス応答ｈ（ｔｔ）ｔ
ｈ（ｔｚ）を比較して、この比較結果に基づき、インパ
ルス応答ｈ（ｔ１）がインパルス応答ｈＤｚ）より大き
い場合は、再生クロックの位相を進ませる制御を行なう
一方、逆に小さい場合は、再生クロックの位相を遅らせ
る制御を行なうように構成する。
［産業上の利用分野］
本発明は、ディジタル伝送装置の受信側に設けられる線
路等化器の出力から再生クロックの抽出を行なうタイミ
ング再生方式に関する。
路等化器の出力から再生クロックの抽出を行なうタイミ
ング再生方式に関する。
［従来の技術］
第７図に従来の最も一般的なタイミング再生方式のブロ
ック図を示す、この第７図に示すタイミング再生方式で
は、伝送線路の特性により劣化した受信信号が、線路等
化器３１により波形整形され、スライサ３２で、あるし
きい値にスライスされ、タンク回路３３へ入力される。
ック図を示す、この第７図に示すタイミング再生方式で
は、伝送線路の特性により劣化した受信信号が、線路等
化器３１により波形整形され、スライサ３２で、あるし
きい値にスライスされ、タンク回路３３へ入力される。
タンク回路３３としては、Ｌ−Ｃタンク（Ｌはインダク
タンス。
タンス。
Ｃは容量）あるいはメカニカルフィルタ等が使用され、
このタンク回路３３で、受信信号の周波数成分を得、更
にＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｏｋｅｄ Ｌｏｏｐ
）回路３４によって、再生クロックを得るようになって
いる。
このタンク回路３３で、受信信号の周波数成分を得、更
にＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｏｋｅｄ Ｌｏｏｐ
）回路３４によって、再生クロックを得るようになって
いる。
ところで、上記のようなタイミング再生回路も含めた伝
送装置を構成するには、ＬＳＩ化が必要であるとされて
いるが、第７図に示すようにタンク回路を有するもので
は、ＬＳＩ化が困難である。
送装置を構成するには、ＬＳＩ化が必要であるとされて
いるが、第７図に示すようにタンク回路を有するもので
は、ＬＳＩ化が困難である。
そこで、第８図に示すごとく、タンク回路を使用せずに
、線路等化器の出力波形振幅のサンプル値および受信デ
ータシンボルから線路等化器の出力のインパルス応答ｈ
（１）［このｈ（１）は第９図に示すようにインパルス
応答がＯのところ］を。
、線路等化器の出力波形振幅のサンプル値および受信デ
ータシンボルから線路等化器の出力のインパルス応答ｈ
（１）［このｈ（１）は第９図に示すようにインパルス
応答がＯのところ］を。
インパルス応答演算回路２１で演算し、インパルス応答
ｈ（１）が正であるか負であるかを比較器２３で比較し
、この比較結果に応じて、ＰＬＬ回路部２４で再生クロ
ックの位相制御を行なう方式も提案されている（Ｍｕｅ
ｌｌｅｒ等の文献“ＴｉｍｉｎｇＲｅｃｏｖｅｒｙｉｎ
Ｄｉｇｉｔａｌ ５ｙｎｃｈｒｏｎｏｕｓ Ｄａｔａ
Ｒｅｃｅｉｅｖｅｒｓ”参照）。
ｈ（１）が正であるか負であるかを比較器２３で比較し
、この比較結果に応じて、ＰＬＬ回路部２４で再生クロ
ックの位相制御を行なう方式も提案されている（Ｍｕｅ
ｌｌｅｒ等の文献“ＴｉｍｉｎｇＲｅｃｏｖｅｒｙｉｎ
Ｄｉｇｉｔａｌ ５ｙｎｃｈｒｏｎｏｕｓ Ｄａｔａ
Ｒｅｃｅｉｅｖｅｒｓ”参照）。
なお、第８＠中のインパルス応答演算回路２１は、ｋｎ
Ｘｎと、このｋｎＸｎに対し一定期間Ｔだけ遅延させた
ｋ ｎ−Ｉ Ｘ ＩＨとを足しあわせ、さらにｋ ｎ−
１ｘｒ）−８に対しＴだけ遅延させたｋ ｎ−２Ｘ ｌ
）２を引く演算を行なって、インパルス応答ｈ（１）を
求めるもので、このため、シフトレジスタのごとき遅延
回路２１１．２１２，２１３，２１４．重み関数演算回
路２１５９乗算回路２１６，２１７，２１８゜加減回路
２１９を有している。
Ｘｎと、このｋｎＸｎに対し一定期間Ｔだけ遅延させた
ｋ ｎ−Ｉ Ｘ ＩＨとを足しあわせ、さらにｋ ｎ−
１ｘｒ）−８に対しＴだけ遅延させたｋ ｎ−２Ｘ ｌ
）２を引く演算を行なって、インパルス応答ｈ（１）を
求めるもので、このため、シフトレジスタのごとき遅延
回路２１１．２１２，２１３，２１４．重み関数演算回
路２１５９乗算回路２１６，２１７，２１８゜加減回路
２１９を有している。
ここで、ｋ ｎ ｙ ｋ ｎ−１ｅ ｋ ｒｈ２は重み
係数で、受信データシンボルａｎ ＋ ａ ｒｌ−１ｐ
ａ Ｉ）２より決定され、Ｘ ｎ ｙ Ｘ ｎ−１＊
Ｘ ｌ）２はサンプル値である。
係数で、受信データシンボルａｎ ＋ ａ ｒｌ−１ｐ
ａ Ｉ）２より決定され、Ｘ ｎ ｙ Ｘ ｎ−１＊
Ｘ ｌ）２はサンプル値である。
さらに、ＰＬＬ回路部２４は、原発振器２４１をもった
制御回路２４２を有している。
制御回路２４２を有している。
なお、第８図中の２５は受信データシンボルを識別する
識別回路、２６は所要の周期ごとにリセット信号を出す
周期カウンタである。
識別回路、２６は所要の周期ごとにリセット信号を出す
周期カウンタである。
［発明が解決しようとする課題］
しかしながら、この第８図に示す従来のタイミング再生
方式では、第９図に示すインパルス応答のピーク値ｈ（
０）から１タイムスロツトＴ後の振幅値ｈ（１）が０に
なることを前提にして、再生クロックの位相制御を行な
っているので、実際の線路等化器のインパルス応答ｈ（
１）が０にならない場合は、位相誤差が発生するという
問題点がある。
方式では、第９図に示すインパルス応答のピーク値ｈ（
０）から１タイムスロツトＴ後の振幅値ｈ（１）が０に
なることを前提にして、再生クロックの位相制御を行な
っているので、実際の線路等化器のインパルス応答ｈ（
１）が０にならない場合は、位相誤差が発生するという
問題点がある。
本発明は、このような問題点に鑑みてなされたもので、
１周期内に２回サンプリングすることにより得られる２
つのインパルス応答を相互に比較することによって、再
生クロックに位相誤差を生じさせることなくクロックを
再生できるようにした、ダブルサンプリング型タイミン
グ再生方式を提供することを目的とする。
１周期内に２回サンプリングすることにより得られる２
つのインパルス応答を相互に比較することによって、再
生クロックに位相誤差を生じさせることなくクロックを
再生できるようにした、ダブルサンプリング型タイミン
グ再生方式を提供することを目的とする。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。
この第１図において、１は線路等化器で、この線路等化
器１は、伝送線路の特性により劣化した受信信号を波形
整形するものである。
器１は、伝送線路の特性により劣化した受信信号を波形
整形するものである。
２はサンプル回路、３は識別回路で、サンプル回路２は
線路等化器１の出力波形振幅のサンプル値を求めるもの
で、識別回路３は線路等化器１の出力から受信データシ
ンボルを求めるものである。
線路等化器１の出力波形振幅のサンプル値を求めるもの
で、識別回路３は線路等化器１の出力から受信データシ
ンボルを求めるものである。
４はインパルス応答演算回路で、このインパルス応答演
算回路４は識別回路３で得られた受信データシンボルの
識別結果およびサンプル回路２で得られたサンプル値か
らインパルス応答のピーク値近傍のインパルス応答ｈ（
ｔｌ）と、このインパルス応答ｈ（ｔよ）から所定時間
だけ遅れたインパルス応答ｈ（ｔｌ）をそれぞれ一定周
期ごとに演算するものである。ここで、１タイムスロツ
トをＴとすると、１．−１工くＴとなる。
算回路４は識別回路３で得られた受信データシンボルの
識別結果およびサンプル回路２で得られたサンプル値か
らインパルス応答のピーク値近傍のインパルス応答ｈ（
ｔｌ）と、このインパルス応答ｈ（ｔよ）から所定時間
だけ遅れたインパルス応答ｈ（ｔｌ）をそれぞれ一定周
期ごとに演算するものである。ここで、１タイムスロツ
トをＴとすると、１．−１工くＴとなる。
５は比較回路で、この比較回路５はインパルス応答ｈ
（ｔｔＬ ｈＤａ）を比較するものである。
（ｔｔＬ ｈＤａ）を比較するものである。
６は制御決定回路で、この制御決定回路６は、比較回路
５での比較結果に基づき、インパルス応答ｈ（ｔよ）が
インパルス応答ｈ（ｔａ）より大きい場合は、再生クロ
ックの位相を進ませる制御を行なう一方、インパルス応
答ｈ（ｔＬ）がインパルス応答ｈＤｚ）より小さい場合
は、再生クロックの位相を遅らせる制御を行なうもので
ある。
５での比較結果に基づき、インパルス応答ｈ（ｔよ）が
インパルス応答ｈ（ｔａ）より大きい場合は、再生クロ
ックの位相を進ませる制御を行なう一方、インパルス応
答ｈ（ｔＬ）がインパルス応答ｈＤｚ）より小さい場合
は、再生クロックの位相を遅らせる制御を行なうもので
ある。
なお、制御回路７と原発振器８でディジタルＰＬＬ （
ＤＰＬＬ）回路部を構成する。
ＤＰＬＬ）回路部を構成する。
また、９は周期カウンタで、この周期カウンタ９は所要
の周期ごとにリセット信号を出すものである。
の周期ごとにリセット信号を出すものである。
［作 用］
このような構成により、まず線路等化器１の出力から識
別回路３で受信データシンボルの識別結果を検出すると
ともに、サンプル回路２でサンプル値を検出し、その検
出結果からインパルス応答演算回路４で線路等化器出力
のインパルス応答のピーク値近傍のインパルス応答ｈ（
ｔ、）と、このインパルス応答ｈ（ｔｘ）から所定時間
だけ遅れたインパルス応答ｈ（ｔｌ）とをそれぞれ一定
周期ごとに演算する。
別回路３で受信データシンボルの識別結果を検出すると
ともに、サンプル回路２でサンプル値を検出し、その検
出結果からインパルス応答演算回路４で線路等化器出力
のインパルス応答のピーク値近傍のインパルス応答ｈ（
ｔ、）と、このインパルス応答ｈ（ｔｘ）から所定時間
だけ遅れたインパルス応答ｈ（ｔｌ）とをそれぞれ一定
周期ごとに演算する。
そして、比較回路５で、インパルス応答ｈ（ｔよ）とイ
ンパルス応答ｈ（ｔｌ）とを比較し、この比較結果に基
づいて、クロック制御決定回路６によって、インパルス
応答ｈ（ｔよ）がインパルス応答ｈ（ｔｌ）より大きい
場合は、再生クロックの位相を進ませるような制御が行
なわれる一方、インパルス応答ｈ（ｔ１）がインパルス
応答ｈ（ｔｌ）より小さい場合は、再生クロックの位相
を遅らせるような制御が行なわれる。
ンパルス応答ｈ（ｔｌ）とを比較し、この比較結果に基
づいて、クロック制御決定回路６によって、インパルス
応答ｈ（ｔよ）がインパルス応答ｈ（ｔｌ）より大きい
場合は、再生クロックの位相を進ませるような制御が行
なわれる一方、インパルス応答ｈ（ｔ１）がインパルス
応答ｈ（ｔｌ）より小さい場合は、再生クロックの位相
を遅らせるような制御が行なわれる。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示すブロック図で、この第
２図において、インパルス応答演算回路４は、識別回路
３で得られた受信データシンボルの識別結果およびサン
プル回路２で得られたサンプル値からインパルス応答の
ピーク値近傍のインパルス応答ｈ（ｔｌ）と、このイン
パルス応答ｈ（ｔよ）から所定時間だけ遅れたインパル
ス応答ｈ（ｔｌ）とをそれぞれ一定周期ごとに演算する
ものである。
２図において、インパルス応答演算回路４は、識別回路
３で得られた受信データシンボルの識別結果およびサン
プル回路２で得られたサンプル値からインパルス応答の
ピーク値近傍のインパルス応答ｈ（ｔｌ）と、このイン
パルス応答ｈ（ｔよ）から所定時間だけ遅れたインパル
ス応答ｈ（ｔｌ）とをそれぞれ一定周期ごとに演算する
ものである。
このために、このインパルス応答演算回路４は、シフト
レジスタのごとき遅延回路４１，４２，４３．４４．重
み関数演算回路４５２乗算回路４６゜４．７，４８．加
減回路５０を有して、第８図に示すインパルス応答演算
回路２１とほぼ同様の回路構成になっている。
レジスタのごとき遅延回路４１，４２，４３．４４．重
み関数演算回路４５２乗算回路４６゜４．７，４８．加
減回路５０を有して、第８図に示すインパルス応答演算
回路２１とほぼ同様の回路構成になっている。
なお、ランダム等化出力（サンプル値Ｘｋをとるための
アナログ出力）Ｘ、再生クロックデータシンボルａＱと
の関係は、第３図のようになる。
アナログ出力）Ｘ、再生クロックデータシンボルａＱと
の関係は、第３図のようになる。
即ち、ランダム等化出力が最大・最小値を境にして、デ
ータシンボルの符号が反転している。
ータシンボルの符号が反転している。
このとき、受信シンボルを決定する際のタイミングはｔ
ｌ又はｔｌのどちらかに固定されている。
ｌ又はｔｌのどちらかに固定されている。
１０は平均化回路であるが、この平均化回路１０は、レ
ジスタ１０１の記憶値とインパルス応答演算回路４の演
算値［インパルス応答ｈ（ｔｔ）に相当する演算値］と
を加算回路１０２で足し、この加算結果を再度レジスタ
１０１に記憶して、インパルス応答ｈ（ｔｚ）の平均値
を求める回路部分と、レジスタ１０３の記憶値とインパ
ルス応答演算回路４の演算値［インパルス応答ｈ（ｔｌ
）に相当する演算値］とを加算回路１０４で足し、この
加算結果を再度レジスタ１０３に記憶して、インパルス
応答ｈ（ｔｌ）の平均値を求める回路部分とで構成され
ており、各回路部分での平均化回数は周期カウンタ９に
よって制御される。
ジスタ１０１の記憶値とインパルス応答演算回路４の演
算値［インパルス応答ｈ（ｔｔ）に相当する演算値］と
を加算回路１０２で足し、この加算結果を再度レジスタ
１０１に記憶して、インパルス応答ｈ（ｔｚ）の平均値
を求める回路部分と、レジスタ１０３の記憶値とインパ
ルス応答演算回路４の演算値［インパルス応答ｈ（ｔｌ
）に相当する演算値］とを加算回路１０４で足し、この
加算結果を再度レジスタ１０３に記憶して、インパルス
応答ｈ（ｔｌ）の平均値を求める回路部分とで構成され
ており、各回路部分での平均化回数は周期カウンタ９に
よって制御される。
そして、平均化回路１１からの２つのインパルス応答ｈ
（ｔｔＬ ｈ（ｔｚ）は、比較回路５へ入力され、この
比較回路５で比較される。これにより。
（ｔｔＬ ｈ（ｔｚ）は、比較回路５へ入力され、この
比較回路５で比較される。これにより。
この比較回路５で、所定周期（１タイムスロツト）Ｔ内
に２回サンプリングすることにより２つのインパルス応
答ｈ（ｔ１）ｔ ｈ（ｔｌ）が相互に比較されることに
なる。
に２回サンプリングすることにより２つのインパルス応
答ｈ（ｔ１）ｔ ｈ（ｔｌ）が相互に比較されることに
なる。
１２はクロック制御決定回路で、このクロック制御決定
回路１２は、第１図の制御決定回路６に相当するもので
、インパルス応答ｈ（ｔ１）がインパルス応答ｈ（ｔｌ
）より大きい場合は、再生クロックの位相を進ませるよ
うな制御を行なう一方、インパルス応答ｈ（ｔ１）がイ
ンパルス応答ｈ（ｔｌ）より小さい場合は、再生クロッ
クの位相を遅らせるような制御を行なうものである。こ
の場合、クロック制御決定回路１２からは、位相制御方
向（位相を進ませるか遅らせるかという方向）を決定す
る信号のほか、位相制御タイミングを与えるための信号
も出力される。
回路１２は、第１図の制御決定回路６に相当するもので
、インパルス応答ｈ（ｔ１）がインパルス応答ｈ（ｔｌ
）より大きい場合は、再生クロックの位相を進ませるよ
うな制御を行なう一方、インパルス応答ｈ（ｔ１）がイ
ンパルス応答ｈ（ｔｌ）より小さい場合は、再生クロッ
クの位相を遅らせるような制御を行なうものである。こ
の場合、クロック制御決定回路１２からは、位相制御方
向（位相を進ませるか遅らせるかという方向）を決定す
る信号のほか、位相制御タイミングを与えるための信号
も出力される。
また、クロック制御回路１３（これは第１図の制御回路
７に相当するものである）と、原発振器８とで、ディジ
タルＰＬＬ （ＤＰＬＬ）回路部を構成する。
７に相当するものである）と、原発振器８とで、ディジ
タルＰＬＬ （ＤＰＬＬ）回路部を構成する。
さらに、周期カウンタ９は、インパルス応答演算回路４
．平均化回路１０．レジスタ１１．比較回路５．クロッ
ク制御決定回路１２．クロック制御回路１３に、所要の
周期（一定周期）ごとにリセット信号を出し、インパル
ス応答の演算周期。
．平均化回路１０．レジスタ１１．比較回路５．クロッ
ク制御決定回路１２．クロック制御回路１３に、所要の
周期（一定周期）ごとにリセット信号を出し、インパル
ス応答の演算周期。
ＤＰＬＬ回路での制御周期等を決定する。
上述の構成により、まず線路等化器１の出力から識別回
路３で受信データシンボルの識別結果が検出されるとと
もに、サンプル回路２でサンプル値が検出され、その検
出結果からインパルス応答演算回路４で線路等化器出力
のインパルス応答ｈ（ｔｌ）＃ ｈ（ｔｌ）が一定周期
ごとに演算され、その演算結果はそれぞれ平均化回路１
０で平均化される。
路３で受信データシンボルの識別結果が検出されるとと
もに、サンプル回路２でサンプル値が検出され、その検
出結果からインパルス応答演算回路４で線路等化器出力
のインパルス応答ｈ（ｔｌ）＃ ｈ（ｔｌ）が一定周期
ごとに演算され、その演算結果はそれぞれ平均化回路１
０で平均化される。
そして、この平均化回路１０からの各インパルス応答ｈ
（ｔよ）、 ｈ（ｔ、）に対応するの出力は、比較回路
５へ出力され、この比較回路５で１両者が比較される。
（ｔよ）、 ｈ（ｔ、）に対応するの出力は、比較回路
５へ出力され、この比較回路５で１両者が比較される。
その後は、この比較回路５での比較結果に基づいて、ク
ロック制御決定回路１２は、インパルス応答ｈ（ｔ１）
がインパルス応答ｈ（ｔｌ）より大きい場合に、再生ク
ロックの位相を進ませるような制御を行なう一方、イン
パルス応答ｈ（ｔｌ）がインパルス応答ｈ（ｔｌ）より
小さい場合に、再生クロックの位相を遅らせるような制
御を行なう。
ロック制御決定回路１２は、インパルス応答ｈ（ｔ１）
がインパルス応答ｈ（ｔｌ）より大きい場合に、再生ク
ロックの位相を進ませるような制御を行なう一方、イン
パルス応答ｈ（ｔｌ）がインパルス応答ｈ（ｔｌ）より
小さい場合に、再生クロックの位相を遅らせるような制
御を行なう。
このように、このインパルス応答のピーク値近傍の近接
するインパルス応答ｈ（ｔ工Ｌ ｈ（ｔ、）間の大小関
係によって、位相制御の方向を調整制御することにより
、再生クロックに位相誤差を生じさせることなく、クロ
ックを再生できるのである。
するインパルス応答ｈ（ｔ工Ｌ ｈ（ｔ、）間の大小関
係によって、位相制御の方向を調整制御することにより
、再生クロックに位相誤差を生じさせることなく、クロ
ックを再生できるのである。
さらに、タンク回路を用いないので、ＬＳＩ化にも適し
ていることはいうまでもない。
ていることはいうまでもない。
なお、第２図に示す実施例では、サンプル回路２と識別
回路３とを分けて説明したが、第５図に示すごとく、サ
ンプル回路２および識別回路３をＡ／Ｄ変換器１５で置
換してもよい。この第５図において、演算制御部１６と
は、第２図のインパルス応答演算回路４．平均化回路１
０．レジスタ１１、比較回路５．クロック制御決定回路
１２゜周期カウンタ９．レジスタ１４を含んだ部分を指
す。このようにすれば、回路の簡素化がはかれる。
回路３とを分けて説明したが、第５図に示すごとく、サ
ンプル回路２および識別回路３をＡ／Ｄ変換器１５で置
換してもよい。この第５図において、演算制御部１６と
は、第２図のインパルス応答演算回路４．平均化回路１
０．レジスタ１１、比較回路５．クロック制御決定回路
１２゜周期カウンタ９．レジスタ１４を含んだ部分を指
す。このようにすれば、回路の簡素化がはかれる。
また、第６図に示すごとく、線路等化器１の前にＡ／Ｄ
変換器１７を配置してもよい、この場合はディジタル処
理による線路等化器が使用される。
変換器１７を配置してもよい、この場合はディジタル処
理による線路等化器が使用される。
なお、他の構成は、第２，５図と同じである。従って、
この第６図の場合も第５図とほぼ同様の効果ないし利点
が得られる。
この第６図の場合も第５図とほぼ同様の効果ないし利点
が得られる。
［発明の効果］
以上詳述したように、本発明のダブルサンプリング型タ
イミング再生方式によれば、タンク回路を用いないので
、ＬＳＩ化にも適しているほか、所定周期内に２回サン
プリングすることにより得られる２つのインパルス応答
を相互に比較することが行なわれるので、タイミングジ
ッタを十分に抑制して、再生クロックの位相誤差を生じ
させないようにしながら、クロックを再生できる利点が
ある。
イミング再生方式によれば、タンク回路を用いないので
、ＬＳＩ化にも適しているほか、所定周期内に２回サン
プリングすることにより得られる２つのインパルス応答
を相互に比較することが行なわれるので、タイミングジ
ッタを十分に抑制して、再生クロックの位相誤差を生じ
させないようにしながら、クロックを再生できる利点が
ある。
第１図は本発明の原理ブロック図。
第２図は本発明の一実施例を示すブロック図、第３，４
図はいずれも本発明の一実施例の作用説明図、 第５，６図はそれぞれ本発明の他の実施例を示すブロッ
ク図、 第７図は従来例を示すブロック図、 第８図は他の従来例を示すブロック図、第９図は他の従
来例の作用説明図である。 図において、 １は線路等化器、 ２はサンプル回路、 ３は識別回路、 ４はインパルス応答演算回路、 ５は比較回路。 ６は制御決定回路、 ７は制御回路、 ８は原発振器、 ９は周期カウンタ、 １０は平均化回路、 １１はレジスタ、 １２はクロック制御決定回路、 １３はクロック制御回路、 １４はレジスタである。 イｔ！−イｕ４ｙ弓めイ乍月）吉兇明Ｊ第９ｒｌＡ
図はいずれも本発明の一実施例の作用説明図、 第５，６図はそれぞれ本発明の他の実施例を示すブロッ
ク図、 第７図は従来例を示すブロック図、 第８図は他の従来例を示すブロック図、第９図は他の従
来例の作用説明図である。 図において、 １は線路等化器、 ２はサンプル回路、 ３は識別回路、 ４はインパルス応答演算回路、 ５は比較回路。 ６は制御決定回路、 ７は制御回路、 ８は原発振器、 ９は周期カウンタ、 １０は平均化回路、 １１はレジスタ、 １２はクロック制御決定回路、 １３はクロック制御回路、 １４はレジスタである。 イｔ！−イｕ４ｙ弓めイ乍月）吉兇明Ｊ第９ｒｌＡ
Claims (1)
- 【特許請求の範囲】 ディジタル伝送装置の受信側に設けられる線路等化器（
１）の出力から再生クロックの抽出を行なうタイミング
再生方式において、 該線路等化器（１）の出力から受信データシンボルの識
別結果およびサンプル値を検出し、 その検出結果から該線路等化器出力のインパルス応答ｈ
（ｔ＿１）と該インパルス応答ｈ（ｔ＿１）から所定時
間だけ遅れたインパルス応答ｈ（ｔ＿２）とをそれぞれ
一定周期ごとに演算し、 その後、これらのインパルス応答ｈ（ｔ＿１）、ｈ（ｔ
＿２）を比較して、この比較結果に基づき、該インパル
ス応答ｈ（ｔ＿１）が該インパルス応答ｈ（ｔ＿２）よ
り大きい場合は、再生クロックの位相を進ませる制御を
行なう一方、 該インパルス応答ｈ（ｔ＿１）が該インパルス応答ｈ（
ｔ＿２）より小さい場合は、再生クロックの位相を遅ら
せる制御を行なうことを 特徴とする、ダブルサンプリング型タイミング再生方式
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066388A JPH01240039A (ja) | 1988-03-19 | 1988-03-19 | ダブルサンプリング型タイミング再生方式 |
| CA000593933A CA1311033C (en) | 1988-03-19 | 1989-03-16 | Circuit for obtaining accurate timing information received signal |
| EP94119135A EP0645910A3 (en) | 1988-03-19 | 1989-03-17 | Circuit for the exact representation of clock information from a received signal. |
| EP89104846A EP0334239B1 (en) | 1988-03-19 | 1989-03-17 | Circuit for obtaining accurate timing information from received signal |
| EP94119133A EP0644675A3 (en) | 1988-03-19 | 1989-03-17 | Circuit for the exact representation of clock information from a received signal. |
| US07/326,175 US5056121A (en) | 1988-03-19 | 1989-03-20 | Circuit for obtaining accurate timing information from received signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066388A JPH01240039A (ja) | 1988-03-19 | 1988-03-19 | ダブルサンプリング型タイミング再生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01240039A true JPH01240039A (ja) | 1989-09-25 |
Family
ID=13314393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066388A Pending JPH01240039A (ja) | 1988-03-19 | 1988-03-19 | ダブルサンプリング型タイミング再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01240039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291522A (en) * | 1990-07-05 | 1994-03-01 | Fujitsu Limited | Device and method for estimating sampled value of impulse response and signal reproduction system using the device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074744A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 同期回路 |
-
1988
- 1988-03-19 JP JP63066388A patent/JPH01240039A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074744A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291522A (en) * | 1990-07-05 | 1994-03-01 | Fujitsu Limited | Device and method for estimating sampled value of impulse response and signal reproduction system using the device |
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