JP3543614B2 - A/d変換装置 - Google Patents

A/d変換装置 Download PDF

Info

Publication number
JP3543614B2
JP3543614B2 JP09910498A JP9910498A JP3543614B2 JP 3543614 B2 JP3543614 B2 JP 3543614B2 JP 09910498 A JP09910498 A JP 09910498A JP 9910498 A JP9910498 A JP 9910498A JP 3543614 B2 JP3543614 B2 JP 3543614B2
Authority
JP
Japan
Prior art keywords
frequency
video signal
output
analog video
input analog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09910498A
Other languages
English (en)
Other versions
JPH11298758A (ja
Inventor
和重 木田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP09910498A priority Critical patent/JP3543614B2/ja
Publication of JPH11298758A publication Critical patent/JPH11298758A/ja
Application granted granted Critical
Publication of JP3543614B2 publication Critical patent/JP3543614B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Analogue/Digital Conversion (AREA)
  • Picture Signal Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は映像信号をA/D変換しデジタル処理を行う、映像信号処理装置に関するものある。
【0002】
【従来の技術】
一般的にコンピューターのアナログ映像出力をA/D変換する場合、元画像のドットクロック周波数と同じ周波数でかつ位相の一致したクロックを用いてサンプリングを行う。 通常コンピューター等から出力される映像信号においてはドットクロックは出力されないため水平同期信号をPLLを用いて逓倍してドットクロック再生を行うが、水平同期信号の乱れ等によりクロックがジッターを起こすとサンプリング点が変動するためA/D変換後のS/Nが劣化するという課題があった。
【0003】
前記課題を解決するためのものとして、特開4−152764号公報に開示されているものがある。図6を用い従来のA/D変換装置の動作を説明する。
【0004】
図6において、61は入力アナログ信号を入力水平同期信号の1水平期間遅らせる1ライン遅延回路、62は入力水平同期信号の周波数を検出する水平同期検出回路、63は前記水平同期検出回路62で検出された水平同期信号の周波数を逓倍しサンプリングクロックを発生するPLL、64は前記PLL63よりのサンプリングクロックのタイミングにより前記1ライン遅延回路61の出力の量子化を行うA/Dコンバーター変換器である。 上記構成の動作について説明する。
【0005】
1ライン遅延回路61は前記入力アナログ信号を1水平期間だけ遅延させる。水平同期検出回路62は入力アナログ信号より水平同期信号を検出し、水平同期パルスを出力する。PLL63は前記水平同期検出回路62より出力された水平同期パルスを逓倍しサンプリングクロックを出力する。A/Dコンバーター64は1ライン遅延回路61の出力をPLL63より出力されるサンプリングクロックのタイミングにて量子化を行う。
【0006】
一般的にPLLは入力が変動した後、状態が安定するまでに時間がかかるが、このように入力アナログ信号を1水平期間遅延させることで、より安定した動作が期待でき、クロックジッターの発生を低減している。
【0007】
【発明が解決しようとする課題】
このように従来のA/D変換装置では、入力アナログ映像信号を1水平期間だけ正確に遅延させる回路が必要となるためコストがかかるという問題があった。また、PLLは水平同期信号を基準として動くため、入力映像信号そのもののドットクロックが1水平期間内でジッターを起こした場合に関しては効果が無いという問題があった。
【0008】
本発明は前記課題に鑑み、サンプリング位相の裕度を大きくすることで入力映像信号のドットクロックのジッターの影響をも低減できるA/D変換装置を提供するものである。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明のA/D変換装置は、入力アナログ映像信号のA/D変換結果を、画面のある一部分についてとりだして記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行い、入力アナログ映像信号の波形等化を行うことで、ジッターの影響を低減する。
【0013】
【発明の実施の形態】
本発明の請求項1に記載のA/D変換装置は、入力アナログ映像信号のA/D変換結果を、画面のある一部分についてとりだして記憶するという動作をサンプリング位相を変化させながら複数回行いその結果をもとにサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴としたものである。
【0014】
本発明の請求項2に記載のA/D変換装置は、入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するPLLと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記PLLより出力されたクロックのタイミングにより量子化を行うA/D変換器と、前記A/D変換器の出力をある画面上の1点について保持するラッチと、前記PLLを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴としたものである。
【0015】
本発明の請求項3に記載のA/D変換装置は、入力アナログ映像信号のA/D変換結果を、演算処理を行った後1フレーム期間積算し、その値を記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴としたものである。
【0016】
本発明の請求項4に記載のA/D変換装置は、入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するPLLと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記PLLより出力されたクロックのタイミングにより量子化を行うA/D変換器と、前記A/D変換器の出力を1サンプリング期間遅延させるディレイと、前記A/D変換器の出力と前記ディレイの出力の差をとる差分回路と、前記差分回路の出力の絶対値をとる絶対値回路と、前記絶対値回路の出力を1フレーム期間積算する積算回路と、前記PLLを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴としたものである。以下に、本発明の一実施の形態について図1から図5までを用いて説明する。
【0017】
(実施の形態1)
図1において、波形等化部1は、バンドパス周波数及び通過利得を任意に設定できる第1のバンドパス・フィルター6および第2のバンドパス・フィルター7と、アナログ映像信号と前記第1のバンドパス・フィルター6および第2のバンドパス・フィルター7の出力を加算する加算器8より構成されたフィルター群であり、入力されたアナログ映像信号のうち、2つの周波数成分を増幅あるいは減衰させる。
【0018】
PLL4は入力水平同期信号の周波数を整数倍に逓倍し、クロックを発生させる。A/D変換器2は前記波形等化部1の出力をPLL4より出力されるクロックタイミングによりA/D変換を行う。ラッチ5は前記A/D変換器2の出力のうち画面上のある1点について保持する。制御部3は、前記バンドパス・フィルター5及び6のバンドパス周波数及び通過利得、前記PLL4の逓倍数及び出力クロックの位相の制御、前記ラッチ5の保持する画面の位置の設定および値の取り込みを行う。
【0019】
上記構成の動作について、図2から図4に示す動作波形を用いて説明する。
例えば、画面全体に黒と白の一本おきの縦線になっている画像が入力された場合を想定する。図2(2a)の波形は画面の一部を取り出したものである。図2に示すように、コンピューター側の出力回路の特性及び伝送路の特性により高周波成分の減衰などに由来する歪を伴う。
【0020】
制御部3は水平同期信号及び垂直同期信号の周波数及び極性の判別を行い、適切な逓倍数をPLL4に設定すると共に、バンドパス・フィルター6のバンドパス周波数を映像信号の周波数の3倍に、バンドパス・フィルター7のバンドパス周波数を映像信号の周波数の5倍に設定する。
【0021】
なお、映像信号の周波数はサンプリング・クロックの2分の1に相当しかつ、サンプリング・クロック周波数は水平同期周波数とPLL4の逓倍数より求めることが出来る。また、制御部3は第1のバンドパス・フィルター6およびバンドパス・フィルター7の通過利得を0に設定し波形等化部1の動作をとめ、ラッチ5を制御し値を保持する場所を例えば画面の中央に設定する。
【0022】
更に制御部3は、PLL4を制御し図2(2b)のようにクロックの位相を変化させながらラッチ5の値を取り込む。この時の検出値の例を図2(2a)のa〜pにしめす。
【0023】
このようにクロック位相をずらしながらサンプリングすることで、見かけ上高い周波数でサンプリングを行う事ができ、FFT演算により入力信号に含まれる周波数成分を計算する事ができる。
【0024】
矩形波は基本周波数の大きさを1とすると、3分の1の大きさの3次の高調波、5分の1の大きさの5次高調波成分を含むことから、検出結果より映像信号の周波数、映像信号の3倍の周波数、入力アナログ映像信号の5倍の周波数の振幅を計算し(図3(3a))、矩形波との構成比の差を求め、利得を制御する(図3(3b))ことで、入力アナログ映像信号が矩形波になるように波形等化する事が出来る。
【0025】
入力アナログ映像信号の波形等化前の波形を図3(3c)、波形等化後を図3(3d)に示す。このように、波形等化を行わない場合クロックジッターにサンプリング点がずれると、図3(x)の様にレベル差が生じるが、波形等化処理を行った後は図3(x’)の様にレベル差はほぼ0になる。
【0026】
このようにサンプリングクロックの位相がジッター等により変動してもレベルの変動がなくなることからクロック位相の裕度が広くなるため、ジッター等によるS/Nの劣化を小さくすることが出来る。
【0027】
なお、本実施の形態において、波形等化部1が2つのバンドパスフィルターにより構成されるものとしたが、n個のバンドパスフィルターを用いてより高次の奇数次高調波を処理するようすれば、より精密な波形等化が可能となる。
【0028】
また、ここではラッチ5が保持する場所をの画面の中央であるとしたが、制御部3がもっとも大きな検出値が得られる場所を検索するようにすれば、入力アナログ映像信号よらず安定した効果が期待できる。
【0029】
また、ラッチ5が画面上の1点について保持するものとしたが、n個の点について保持し、それを制御部3が処理する様にしてもよい。
【0030】
(実施の形態2)
図4において、波形等化部41は、バンドパス周波数及び通過利得を任意に設定できる第1のバンドパス・フィルター50および第2のバンドパス・フィルター51と、アナログ映像信号と前記第1のバンドパス・フィルター50および第2のバンドパス・フィルター51の出力を加算する加算器52より構成されたフィルター群であり、入力されたアナログ映像信号のうち、2つの周波数成分を増幅あるいは減衰させる。
【0031】
PLL44は入力水平同期信号の周波数を整数倍に逓倍し、クロックを発生させる。A/D変換器42は前記波形等化部41の出力をPLL44より出力されるクロックタイミングによりA/D変換を行う。1T差分回路45はA/D変換器42の出力を1サンプリング・クロック期間遅延させるディレイ56と前記A/D変換器42の出力と前記ディレイ56の差をとる差分回路55と前記差分回路55の出力の絶対値を取る絶対値回路54と前記絶対値回路54の出力を1フレーム期間積算する積算回路により構成され、前記A/D変換器42の出力を1サンプリング・クロック期間遅延させた値との差の絶対値を1フレーム期間積算する。
【0032】
制御部43は、前記バンドパス・フィルター50及び51のバンドパス周波数及び通過利得、前記PLL44の逓倍数及び出力クロックの位相の制御を行い、前記1T差分回路45の出力を記憶する。
【0033】
上記構成の動作について、図5に示す動作波形を用いて説明する。
例えば、画面全体に黒と白の一本おきの縦線になっている画像が入力された場合を想定する。図5(5a)の波形は画面の一部を取り出したものである。
【0034】
制御部43は水平同期信号及び垂直同期信号の周波数及び極性の判別を行い、適切な逓倍数をPLL44に設定すると共に、バンドパス・フィルター50のバンドパス周波数を映像信号の周波数の3倍に、バンドパス・フィルター51のバンドパス周波数を映像信号の周波数の5倍に設定する。
【0035】
なお、映像信号の周波数はサンプリング・クロックの2分の1に相当しかつ、サンプリング・クロック周波数は水平同期周波数とPLL54の逓倍数より求めることが出来る。また、制御部53は第1のバンドパス・フィルタ−50およびバンドパス・フィルター51の通過利得を0に設定てし波形等化部41の動作をとめ、PLL44を制御し図5(5b)のようにクロックの位相を変化させながら1T差分回路45の値を取り込む。
【0036】
この時の1T差分回路45の出力例を図5(5c)のa〜hに示す。なおa’の様にダッシュがついたものは1サンプリング・クロック期間前の値を示す。
【0037】
このように1T差分回路45の出力結果は入力アナログ映像信号と比較し、周波数および振幅が2倍となって検出される。検出結果より入力アナログ映像信号の周波数の2倍、入力アナログ映像信号の6倍の周波数、入力アナログ映像信号の10倍の周波数の振幅を計算し、この構成比が矩形波の構成比と同じになるように波形等化部41を制御することで、入力アナログ映像信号が矩形波になるように波形等化する事が出来る。
【0038】
なお、本実施の形態において、波形等化部1が2つのバンドパスフィルターにより構成されるものとしたが、n個のバンドパスフィルターを用いてより高次の奇数次高調波を処理するようすれば、より精密な波形等化が可能となる。
【0039】
また、本実施の形態において、A/D変換器42の出力を1T差分回路45により演算処理することとしたが、他の画像の特徴を抽出できる演算方法を用いてもよい。
【0040】
【発明の効果】
以上のように、本発明の第1の請求項に記載の装置によれば、入力アナログ映像信号の波形解析をおこない、入力アナログ映像信号が矩形波となるよう波形等化を行うことで、サンプリングクロックの位相の裕度を広げることができ、ジッターに起因するサンプリングレベルの変動によるS/Nの劣化の少ない、A/D変換装置を提供することができる。
【0041】
また本発明の第2の請求項に記載の装置によれば、入力アナログ映像信号のA/D変換結果を、画面のある特定部分についてサンプリング位相を変化させながら複数回とりこみ解析を行いその結果をもとに入力アナログ映像信号に含まれる高調波の構成比を計算し、入力アナログ映像信号のうち基本周波数の3倍及び5倍の周波数成分について増幅あるいは減衰させるフィルター群を用い、入力アナログ映像信号の高調波の構成比が矩形波と同じになるように入力アナログ映像信号の波形等化を行うことで、サンプリングクロックの位相の裕度が広くなるため、ジッターに起因するサンプリングレベルの変動によるS/Nの劣化の少ない、A/D変換装置を提供することができる。
【0042】
また本発明の第3の請求項に記載の装置によれば、入力アナログ映像信号のA/D変換結果を特徴を抽出しうる演算処理を行った結果を1フレーム期間積算したのち解析を行うことで、画像の一部分を取り出すという操作が不要にできかつ請求項2に記載のA/D変換装置と同等の効果を得ることができる。さらに1フレーム期間積算をおこなうため、画像の内容に左右されにくいという特徴を有する。
【0043】
また本発明の第4の請求項に記載の装置によれば、入力アナログ映像信号のA/D変換結果を1サンプリングデーター間で差をとり更に絶対値を取ったものを1フレーム期間積算した後解析を行うことで、比較的簡単な構成の演算回路で請求項3に記載のA/D変換装置を構成する事ができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1におけるA/D変換装置の構成図
【図2】本発明の実施の形態1におけるサンプリング動作を示す波形図
【図3】本発明の実施の形態1における波形等化動作を示す波形図
【図4】本発明の実施の形態2におけるA/D変換装置の構成図
【図5】本発明の実施の形態2におけるサンプリング動作を示す波形図
【図6】従来のA/D変換装置の構成図
【符号の説明】
1 波形等化部
2 A/D変換器
3 制御部
4 PLL
5 積算回路
6 第1のバンドパスフィルター
7 第2のバンドパスフィルター
8 加算器
41 波形等化部
42 第1のA/D変換器
43 制御部
44 PLL
45 1T差分回路
50 第1のバンドパス・フィルター
51 第2のバンドパス・フィルター
52 加算器
53 積算回路
54 絶対値回路
55 差分回路
56 ディレイ
61 1ライン遅延回路
62 水平同期検出回路
63 PLL回路
64 A/D変換器

Claims (4)

  1. 入力アナログ映像信号のA/D変換結果を、画面のある一部分についてとりだして記憶するという動作をサンプリング位相を変化させながら複数回行いその結果をもとにサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴とした、A/D変換装置。
  2. 入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するPLLと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記PLLより出力されたクロックのタイミングにより量子化を行うA/D変換器と、前記A/D変換器の出力をある画面上の1点について保持するラッチと、前記PLLを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴とするA/D変換装置。
  3. 入力アナログ映像信号のA/D変換結果を、演算処理を行った後1フレーム期間積算し、その値を記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴とした、A/D変換装置。
  4. 入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するPLLと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記PLLより出力されたクロックのタイミングにより量子化を行うA/D変換器と、前記A/D変換器の出力を1サンプリング期間遅延させるディレイと、前記A/D変換器の出力と前記ディレイの出力の差をとる差分回路と、前記差分回路の出力の絶対値をとる絶対値回路と、前記絶対値回路の出力を1フレーム期間積算する積算回路と、前記PLLを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の1/2の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴とするA/D変換装置。
JP09910498A 1998-04-10 1998-04-10 A/d変換装置 Expired - Fee Related JP3543614B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09910498A JP3543614B2 (ja) 1998-04-10 1998-04-10 A/d変換装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09910498A JP3543614B2 (ja) 1998-04-10 1998-04-10 A/d変換装置

Publications (2)

Publication Number Publication Date
JPH11298758A JPH11298758A (ja) 1999-10-29
JP3543614B2 true JP3543614B2 (ja) 2004-07-14

Family

ID=14238540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09910498A Expired - Fee Related JP3543614B2 (ja) 1998-04-10 1998-04-10 A/d変換装置

Country Status (1)

Country Link
JP (1) JP3543614B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4787395B2 (ja) * 2000-03-02 2011-10-05 Necディスプレイソリューションズ株式会社 表示装置
JP2002214259A (ja) * 2001-01-22 2002-07-31 Toyo Commun Equip Co Ltd 周波数分析装置
JP4787470B2 (ja) * 2004-03-30 2011-10-05 Necディスプレイソリューションズ株式会社 画像表示装置の動作方法および画像表示装置

Also Published As

Publication number Publication date
JPH11298758A (ja) 1999-10-29

Similar Documents

Publication Publication Date Title
JP3487119B2 (ja) ドットクロック再生装置
JP3863294B2 (ja) ノイズ低減信号処理回路および映像表示装置
JP3543614B2 (ja) A/d変換装置
KR950011528B1 (ko) 영상신호의 천이영역 강조장치와 강조 제어방법
JPH0646817B2 (ja) ビデオ信号処理装置
EP1098312B1 (en) Waveform equalizer
JPH04282689A (ja) 階調補正装置
JPH0714305A (ja) デジタル再生信号検出方法とその装置
JP2536847B2 (ja) 回転制御装置
WO2002039727A2 (en) Detection and correction of asymmetric transient signals
JPS62181579A (ja) ゴ−スト除去装置
JP2979712B2 (ja) フィルタ装置
JP3169370B2 (ja) 自動等化器
JP2008112056A (ja) 音声信号処理装置
KR970004196B1 (ko) 티브이의 노이즈 제거장치
JP2003330445A (ja) 表示装置
JPS5887979A (ja) ゴ−スト除去装置
JP3371298B2 (ja) ゴースト除去装置
JPH11289471A (ja) A/d変換装置
JPH01240038A (ja) ピーク値比較型タイミング再生方式
JPH0429410A (ja) 位相同期回路
JPH047610B2 (ja)
JPH0783442B2 (ja) ゴ−スト除去装置
JPH07107335A (ja) 波形等化装置
JPH0654221A (ja) テレビジョン信号のディジタル映像処理装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040329

LAPS Cancellation because of no payment of annual fees