JPH11298758A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH11298758A JPH11298758A JP10099104A JP9910498A JPH11298758A JP H11298758 A JPH11298758 A JP H11298758A JP 10099104 A JP10099104 A JP 10099104A JP 9910498 A JP9910498 A JP 9910498A JP H11298758 A JPH11298758 A JP H11298758A
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Abstract
(57)【要約】
【課題】 サンプリングクロックの位相ずれによるノイ
ズの増加を減少させることのできる、Ａ／Ｄ変換装置を
提供するものである。 【解決手段】 入力信号に含まれる周波数成分を解析
し、その結果をもとに、高調波成分が矩形波と同じ構成
比になるように、入力信号の波形等価を行った後に量子
化を行うことで、信号波形を矩形波に近づけ、サンプリ
ングクロック位相の変化に際しても、サンプリング値の
変化を抑制する。
ズの増加を減少させることのできる、Ａ／Ｄ変換装置を
提供するものである。 【解決手段】 入力信号に含まれる周波数成分を解析
し、その結果をもとに、高調波成分が矩形波と同じ構成
比になるように、入力信号の波形等価を行った後に量子
化を行うことで、信号波形を矩形波に近づけ、サンプリ
ングクロック位相の変化に際しても、サンプリング値の
変化を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号をＡ／Ｄ変
換しデジタル処理を行う、映像信号処理装置に関するも
のある。
換しデジタル処理を行う、映像信号処理装置に関するも
のある。
【０００２】
【従来の技術】一般的にコンピューターのアナログ映像
出力をＡ／Ｄ変換する場合、元画像のドットクロック周
波数と同じ周波数でかつ位相の一致したクロックを用い
てサンプリングを行う。 通常コンピューター等から出
力される映像信号においてはドットクロックは出力され
ないため水平同期信号をＰＬＬを用いて逓倍してドット
クロック再生を行うが、水平同期信号の乱れ等によりク
ロックがジッターを起こすとサンプリング点が変動する
ためＡ／Ｄ変換後のＳ／Ｎが劣化するという課題があっ
た。
出力をＡ／Ｄ変換する場合、元画像のドットクロック周
波数と同じ周波数でかつ位相の一致したクロックを用い
てサンプリングを行う。 通常コンピューター等から出
力される映像信号においてはドットクロックは出力され
ないため水平同期信号をＰＬＬを用いて逓倍してドット
クロック再生を行うが、水平同期信号の乱れ等によりク
ロックがジッターを起こすとサンプリング点が変動する
ためＡ／Ｄ変換後のＳ／Ｎが劣化するという課題があっ
た。
【０００３】前記課題を解決するためのものとして、特
開４−１５２７６４号公報に開示されているものがあ
る。図６を用い従来のＡ／Ｄ変換装置の動作を説明す
る。
開４−１５２７６４号公報に開示されているものがあ
る。図６を用い従来のＡ／Ｄ変換装置の動作を説明す
る。
【０００４】図６において、６１は入力アナログ信号を
入力水平同期信号の１水平期間遅らせる１ライン遅延回
路、６２は入力水平同期信号の周波数を検出する水平同
期検出回路、６３は前記水平同期検出回路６２で検出さ
れた水平同期信号の周波数を逓倍しサンプリングクロッ
クを発生するＰＬＬ、６４は前記ＰＬＬ６３よりのサン
プリングクロックのタイミングにより前記１ライン遅延
回路６１の出力の量子化を行うＡ／Ｄコンバーター変換
器である。 上記構成の動作について説明する。
入力水平同期信号の１水平期間遅らせる１ライン遅延回
路、６２は入力水平同期信号の周波数を検出する水平同
期検出回路、６３は前記水平同期検出回路６２で検出さ
れた水平同期信号の周波数を逓倍しサンプリングクロッ
クを発生するＰＬＬ、６４は前記ＰＬＬ６３よりのサン
プリングクロックのタイミングにより前記１ライン遅延
回路６１の出力の量子化を行うＡ／Ｄコンバーター変換
器である。 上記構成の動作について説明する。
【０００５】１ライン遅延回路６１は前記入力アナログ
信号を１水平期間だけ遅延させる。水平同期検出回路６
２は入力アナログ信号より水平同期信号を検出し、水平
同期パルスを出力する。ＰＬＬ６３は前記水平同期検出
回路６２より出力された水平同期パルスを逓倍しサンプ
リングクロックを出力する。Ａ／Ｄコンバーター６４は
１ライン遅延回路６１の出力をＰＬＬ６３より出力され
るサンプリングクロックのタイミングにて量子化を行
う。
信号を１水平期間だけ遅延させる。水平同期検出回路６
２は入力アナログ信号より水平同期信号を検出し、水平
同期パルスを出力する。ＰＬＬ６３は前記水平同期検出
回路６２より出力された水平同期パルスを逓倍しサンプ
リングクロックを出力する。Ａ／Ｄコンバーター６４は
１ライン遅延回路６１の出力をＰＬＬ６３より出力され
るサンプリングクロックのタイミングにて量子化を行
う。
【０００６】一般的にＰＬＬは入力が変動した後、状態
が安定するまでに時間がかかるが、このように入力アナ
ログ信号を１水平期間遅延させることで、より安定した
動作が期待でき、クロックジッターの発生を低減してい
る。
が安定するまでに時間がかかるが、このように入力アナ
ログ信号を１水平期間遅延させることで、より安定した
動作が期待でき、クロックジッターの発生を低減してい
る。
【０００７】
【発明が解決しようとする課題】このように従来のＡ／
Ｄ変換装置では、入力アナログ映像信号を１水平期間だ
け正確に遅延させる回路が必要となるためコストがかか
るという問題があった。また、ＰＬＬは水平同期信号を
基準として動くため、入力映像信号そのもののドットク
ロックが１水平期間内でジッターを起こした場合に関し
ては効果が無いという問題があった。
Ｄ変換装置では、入力アナログ映像信号を１水平期間だ
け正確に遅延させる回路が必要となるためコストがかか
るという問題があった。また、ＰＬＬは水平同期信号を
基準として動くため、入力映像信号そのもののドットク
ロックが１水平期間内でジッターを起こした場合に関し
ては効果が無いという問題があった。
【０００８】本発明は前記課題に鑑み、サンプリング位
相の裕度を大きくすることで入力映像信号のドットクロ
ックのジッターの影響をも低減できるＡ／Ｄ変換装置を
提供するものである。
相の裕度を大きくすることで入力映像信号のドットクロ
ックのジッターの影響をも低減できるＡ／Ｄ変換装置を
提供するものである。
【０００９】
【課題を解決するための手段】本出願における請求項１
に係わる発明では、入力アナログ映像信号の波形解析を
おこない、高調波の構成比を調べ、その構成比が矩形波
の物と同じになるように入力アナログ映像信号の波形等
化を行うことで、ジッターの影響を低減する。
に係わる発明では、入力アナログ映像信号の波形解析を
おこない、高調波の構成比を調べ、その構成比が矩形波
の物と同じになるように入力アナログ映像信号の波形等
化を行うことで、ジッターの影響を低減する。
【００１０】また本出願における請求項２に係わる発明
では、入力アナログ映像信号のＡ／Ｄ変換結果を、画面
のある特定部分について記憶、その値を記憶するという
動作をサンプリング位相を変化させながら複数回行い、
その結果をもとに入力アナログ映像信号に含まれる高調
波の構成比を計算し、入力アナログ映像信号のうち基本
周波数の３倍及び５倍の周波数成分について増幅あるい
は減衰させるフィルター群を用い、入力アナログ映像信
号の高調波の構成比が矩形波と同じになるように入力ア
ナログ映像信号の波形等化を行うことでジッターの影響
を低減する。
では、入力アナログ映像信号のＡ／Ｄ変換結果を、画面
のある特定部分について記憶、その値を記憶するという
動作をサンプリング位相を変化させながら複数回行い、
その結果をもとに入力アナログ映像信号に含まれる高調
波の構成比を計算し、入力アナログ映像信号のうち基本
周波数の３倍及び５倍の周波数成分について増幅あるい
は減衰させるフィルター群を用い、入力アナログ映像信
号の高調波の構成比が矩形波と同じになるように入力ア
ナログ映像信号の波形等化を行うことでジッターの影響
を低減する。
【００１１】また本出願における請求項３に係わる発明
では、入力アナログ映像信号のＡ／Ｄ変換結果を、特徴
を抽出しうる演算処理を行った結果を１フレーム期間積
算し、その値を記憶するという動作をサンプリング位相
を変化させながら複数回行い、その結果をもとに入力ア
ナログ映像信号に含まれる高調波の構成比を計算し、入
力アナログ映像信号のうち基本周波数の３倍及び５倍の
周波数成分について増幅あるいは減衰させるフィルター
群を用い、入力アナログ映像信号の高調波の構成比が矩
形波と同じになるように入力アナログ映像信号の波形等
化を行うことでジッターの影響を低減する。
では、入力アナログ映像信号のＡ／Ｄ変換結果を、特徴
を抽出しうる演算処理を行った結果を１フレーム期間積
算し、その値を記憶するという動作をサンプリング位相
を変化させながら複数回行い、その結果をもとに入力ア
ナログ映像信号に含まれる高調波の構成比を計算し、入
力アナログ映像信号のうち基本周波数の３倍及び５倍の
周波数成分について増幅あるいは減衰させるフィルター
群を用い、入力アナログ映像信号の高調波の構成比が矩
形波と同じになるように入力アナログ映像信号の波形等
化を行うことでジッターの影響を低減する。
【００１２】また本出願における請求項４に係わる発明
では、入力アナログ映像信号のＡ／Ｄ変換結果を１サン
プリングデーター間で差をとり更に絶対値を取ったもの
を１フレーム期間積算するという動作を複数回行い、入
力アナログ映像信号に含まれる高調波の構成比を算出
し、その結果により入力アナログ映像信号のうち基本周
波数の３倍及び５倍の周波数成分について増幅あるいは
減衰させるフィルター群を制御し、入力アナログ映像信
号の高調波の構成比が矩形波と同じになるように、入力
アナログ映像信号の波形等化を行うことでジッターの影
響を低減する。
では、入力アナログ映像信号のＡ／Ｄ変換結果を１サン
プリングデーター間で差をとり更に絶対値を取ったもの
を１フレーム期間積算するという動作を複数回行い、入
力アナログ映像信号に含まれる高調波の構成比を算出
し、その結果により入力アナログ映像信号のうち基本周
波数の３倍及び５倍の周波数成分について増幅あるいは
減衰させるフィルター群を制御し、入力アナログ映像信
号の高調波の構成比が矩形波と同じになるように、入力
アナログ映像信号の波形等化を行うことでジッターの影
響を低減する。
【００１３】
【発明の実施の形態】本発明の請求項１に記載のＡ／Ｄ
変換装置は、入力アナログ映像信号のＡ／Ｄ変換結果
を、画面のある一部分についてとりだして記憶するとい
う動作をサンプリング位相を変化させながら複数回行
い、サンプリング位相を変化させながらその結果をもと
に入力アナログ映像信号に含まれる高調波の構成比を計
算し、その構成比が矩形波と同じになるように、入力ア
ナログ映像信号の波形等化を行った後、量子化を行う事
を特徴としたものである。
変換装置は、入力アナログ映像信号のＡ／Ｄ変換結果
を、画面のある一部分についてとりだして記憶するとい
う動作をサンプリング位相を変化させながら複数回行
い、サンプリング位相を変化させながらその結果をもと
に入力アナログ映像信号に含まれる高調波の構成比を計
算し、その構成比が矩形波と同じになるように、入力ア
ナログ映像信号の波形等化を行った後、量子化を行う事
を特徴としたものである。
【００１４】本発明の請求項２に記載のＡ／Ｄ変換装置
は、入力された水平同期信号を逓倍し入力アナログ映像
信号のドットクロックを再生するＰＬＬと、入力アナロ
グ映像信号のうち幾つかの周波数成分を増幅あるいは減
衰させる波形等化部と、前記波形等化部の出力を前記Ｐ
ＬＬより出力されたクロックのタイミングにより量子化
を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力をある
画面上の１点について保持するラッチと、前記ＰＬＬを
制御しロック位相を変化させながら前記ラッチの出力を
取り込み、その値を解析して入力アナログ映像信号に含
まれる高調波の構成比を算出し、その結果により前記波
形等化部を制御する制御部を備えた事を特徴としたもの
である。
は、入力された水平同期信号を逓倍し入力アナログ映像
信号のドットクロックを再生するＰＬＬと、入力アナロ
グ映像信号のうち幾つかの周波数成分を増幅あるいは減
衰させる波形等化部と、前記波形等化部の出力を前記Ｐ
ＬＬより出力されたクロックのタイミングにより量子化
を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力をある
画面上の１点について保持するラッチと、前記ＰＬＬを
制御しロック位相を変化させながら前記ラッチの出力を
取り込み、その値を解析して入力アナログ映像信号に含
まれる高調波の構成比を算出し、その結果により前記波
形等化部を制御する制御部を備えた事を特徴としたもの
である。
【００１５】本発明の請求項３に記載のＡ／Ｄ変換装置
は、入力アナログ映像信号のＡ／Ｄ変換結果を、演算処
理を行った後１フレーム期間積算し、その値を記憶する
という動作をサンプリング位相を変化させながら複数回
行い、その結果をもとに入力アナログ映像信号に含まれ
る高調波の構成比を計算し、その構成比が矩形波と同じ
になるように、入力アナログ映像信号の波形等化を行っ
た後、量子化を行う事を特徴としたものである。
は、入力アナログ映像信号のＡ／Ｄ変換結果を、演算処
理を行った後１フレーム期間積算し、その値を記憶する
という動作をサンプリング位相を変化させながら複数回
行い、その結果をもとに入力アナログ映像信号に含まれ
る高調波の構成比を計算し、その構成比が矩形波と同じ
になるように、入力アナログ映像信号の波形等化を行っ
た後、量子化を行う事を特徴としたものである。
【００１６】本発明の請求項４に記載のＡ／Ｄ変換装置
は、入力された水平同期信号を逓倍し入力アナログ映像
信号のドットクロックを再生するＰＬＬと、入力アナロ
グ映像信号のうち幾つかの周波数成分を増幅あるいは減
衰させる波形等化部と、前記波形等化部の出力を前記Ｐ
ＬＬより出力されたクロックのタイミングにより量子化
を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を１サ
ンプリング期間遅延させるディレイと、前記Ａ／Ｄ変換
器の出力と前記ディレイの出力の差をとる差分回路と、
前記差分回路の出力の絶対値をとる絶対値回路と、前記
絶対値回路の出力を１フレーム期間積算する積算回路
と、前記ＰＬＬを制御しロック位相を変化させながら前
記積算回路の出力を解析し入力アナログ映像信号に含ま
れる高調波の構成比を算出し、その結果により前記波形
等化部を制御する制御部を備えた事を特徴としたもので
ある。以下に、本発明の一実施の形態について図１から
図５までを用いて説明する。
は、入力された水平同期信号を逓倍し入力アナログ映像
信号のドットクロックを再生するＰＬＬと、入力アナロ
グ映像信号のうち幾つかの周波数成分を増幅あるいは減
衰させる波形等化部と、前記波形等化部の出力を前記Ｐ
ＬＬより出力されたクロックのタイミングにより量子化
を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を１サ
ンプリング期間遅延させるディレイと、前記Ａ／Ｄ変換
器の出力と前記ディレイの出力の差をとる差分回路と、
前記差分回路の出力の絶対値をとる絶対値回路と、前記
絶対値回路の出力を１フレーム期間積算する積算回路
と、前記ＰＬＬを制御しロック位相を変化させながら前
記積算回路の出力を解析し入力アナログ映像信号に含ま
れる高調波の構成比を算出し、その結果により前記波形
等化部を制御する制御部を備えた事を特徴としたもので
ある。以下に、本発明の一実施の形態について図１から
図５までを用いて説明する。
【００１７】（実施の形態１）図１において、波形等化
部１は、バンドパス周波数及び通過利得を任意に設定で
きる第１のバンドパス・フィルター６および第２のバン
ドパス・フィルター７と、アナログ映像信号と前記第１
のバンドパス・フィルター６および第２のバンドパス・
フィルター７の出力を加算する加算器８より構成された
フィルター群であり、入力されたアナログ映像信号のう
ち、２つの周波数成分を増幅あるいは減衰させる。
部１は、バンドパス周波数及び通過利得を任意に設定で
きる第１のバンドパス・フィルター６および第２のバン
ドパス・フィルター７と、アナログ映像信号と前記第１
のバンドパス・フィルター６および第２のバンドパス・
フィルター７の出力を加算する加算器８より構成された
フィルター群であり、入力されたアナログ映像信号のう
ち、２つの周波数成分を増幅あるいは減衰させる。
【００１８】ＰＬＬ４は入力水平同期信号の周波数を整
数倍に逓倍し、クロックを発生させる。Ａ／Ｄ変換器２
は前記波形等化部１の出力をＰＬＬ４より出力されるク
ロックタイミングによりＡ／Ｄ変換を行う。ラッチ５は
前記Ａ／Ｄ変換器２の出力のうち画面上のある１点につ
いて保持する。制御部３は、前記バンドパス・フィルタ
ー５及び６のバンドパス周波数及び通過利得、前記ＰＬ
Ｌ４の逓倍数及び出力クロックの位相の制御、前記ラッ
チ５の保持する画面の位置の設定および値の取り込みを
行う。
数倍に逓倍し、クロックを発生させる。Ａ／Ｄ変換器２
は前記波形等化部１の出力をＰＬＬ４より出力されるク
ロックタイミングによりＡ／Ｄ変換を行う。ラッチ５は
前記Ａ／Ｄ変換器２の出力のうち画面上のある１点につ
いて保持する。制御部３は、前記バンドパス・フィルタ
ー５及び６のバンドパス周波数及び通過利得、前記ＰＬ
Ｌ４の逓倍数及び出力クロックの位相の制御、前記ラッ
チ５の保持する画面の位置の設定および値の取り込みを
行う。
【００１９】上記構成の動作について、図２から図４に
示す動作波形を用いて説明する。例えば、画面全体に黒
と白の一本おきの縦線になっている画像が入力された場
合を想定する。図２（２ａ）の波形は画面の一部を取り
出したものである。図２に示すように、コンピューター
側の出力回路の特性及び伝送路の特性により高周波成分
の減衰などに由来する歪を伴う。
示す動作波形を用いて説明する。例えば、画面全体に黒
と白の一本おきの縦線になっている画像が入力された場
合を想定する。図２（２ａ）の波形は画面の一部を取り
出したものである。図２に示すように、コンピューター
側の出力回路の特性及び伝送路の特性により高周波成分
の減衰などに由来する歪を伴う。
【００２０】制御部３は水平同期信号及び垂直同期信号
の周波数及び極性の判別を行い、適切な逓倍数をＰＬＬ
４に設定すると共に、バンドパス・フィルター６のバン
ドパス周波数を映像信号の周波数の３倍に、バンドパス
・フィルター７のバンドパス周波数を映像信号の周波数
の５倍に設定する。
の周波数及び極性の判別を行い、適切な逓倍数をＰＬＬ
４に設定すると共に、バンドパス・フィルター６のバン
ドパス周波数を映像信号の周波数の３倍に、バンドパス
・フィルター７のバンドパス周波数を映像信号の周波数
の５倍に設定する。
【００２１】なお、映像信号の周波数はサンプリング・
クロックの２分の１に相当しかつ、サンプリング・クロ
ック周波数は水平同期周波数とＰＬＬ４の逓倍数より求
めることが出来る。また、制御部３は第１のバンドパス
・フィルター６およびバンドパス・フィルター７の通過
利得を０に設定し波形等化部１の動作をとめ、ラッチ５
を制御し値を保持する場所を例えば画面の中央に設定す
る。
クロックの２分の１に相当しかつ、サンプリング・クロ
ック周波数は水平同期周波数とＰＬＬ４の逓倍数より求
めることが出来る。また、制御部３は第１のバンドパス
・フィルター６およびバンドパス・フィルター７の通過
利得を０に設定し波形等化部１の動作をとめ、ラッチ５
を制御し値を保持する場所を例えば画面の中央に設定す
る。
【００２２】更に制御部３は、ＰＬＬ４を制御し図２
（２ｂ）のようにクロックの位相を変化させながらラッ
チ５の値を取り込む。この時の検出値の例を図２（２
ａ）のａ〜ｐにしめす。
（２ｂ）のようにクロックの位相を変化させながらラッ
チ５の値を取り込む。この時の検出値の例を図２（２
ａ）のａ〜ｐにしめす。
【００２３】このようにクロック位相をずらしながらサ
ンプリングすることで、見かけ上高い周波数でサンプリ
ングを行う事ができ、ＦＦＴ演算により入力信号に含ま
れる周波数成分を計算する事ができる。
ンプリングすることで、見かけ上高い周波数でサンプリ
ングを行う事ができ、ＦＦＴ演算により入力信号に含ま
れる周波数成分を計算する事ができる。
【００２４】矩形波は基本周波数の大きさを１とする
と、３分の１の大きさの３次の高調波、５分の１の大き
さの５次高調波成分を含むことから、検出結果より映像
信号の周波数、映像信号の３倍の周波数、入力アナログ
映像信号の５倍の周波数の振幅を計算し（図３（３
ａ））、矩形波との構成比の差を求め、利得を制御する
（図３（３ｂ））ことで、入力アナログ映像信号が矩形
波になるように波形等化する事が出来る。
と、３分の１の大きさの３次の高調波、５分の１の大き
さの５次高調波成分を含むことから、検出結果より映像
信号の周波数、映像信号の３倍の周波数、入力アナログ
映像信号の５倍の周波数の振幅を計算し（図３（３
ａ））、矩形波との構成比の差を求め、利得を制御する
（図３（３ｂ））ことで、入力アナログ映像信号が矩形
波になるように波形等化する事が出来る。
【００２５】入力アナログ映像信号の波形等化前の波形
を図３（３ｃ）、波形等化後を図３（３ｄ）に示す。こ
のように、波形等化を行わない場合クロックジッターに
サンプリング点がずれると、図３（ｘ）の様にレベル差
が生じるが、波形等化処理を行った後は図３（ｘ’）の
様にレベル差はほぼ０になる。
を図３（３ｃ）、波形等化後を図３（３ｄ）に示す。こ
のように、波形等化を行わない場合クロックジッターに
サンプリング点がずれると、図３（ｘ）の様にレベル差
が生じるが、波形等化処理を行った後は図３（ｘ’）の
様にレベル差はほぼ０になる。
【００２６】このようにサンプリングクロックの位相が
ジッター等により変動してもレベルの変動がなくなるこ
とからクロック位相の裕度が広くなるため、ジッター等
によるＳ／Ｎの劣化を小さくすることが出来る。
ジッター等により変動してもレベルの変動がなくなるこ
とからクロック位相の裕度が広くなるため、ジッター等
によるＳ／Ｎの劣化を小さくすることが出来る。
【００２７】なお、本実施の形態において、波形等化部
１が２つのバンドパスフィルターにより構成されるもの
としたが、ｎ個のバンドパスフィルターを用いてより高
次の奇数次高調波を処理するようすれば、より精密な波
形等化が可能となる。
１が２つのバンドパスフィルターにより構成されるもの
としたが、ｎ個のバンドパスフィルターを用いてより高
次の奇数次高調波を処理するようすれば、より精密な波
形等化が可能となる。
【００２８】また、ここではラッチ５が保持する場所を
の画面の中央であるとしたが、制御部３がもっとも大き
な検出値が得られる場所を検索するようにすれば、入力
アナログ映像信号よらず安定した効果が期待できる。
の画面の中央であるとしたが、制御部３がもっとも大き
な検出値が得られる場所を検索するようにすれば、入力
アナログ映像信号よらず安定した効果が期待できる。
【００２９】また、ラッチ５が画面上の１点について保
持するものとしたが、ｎ個の点について保持し、それを
制御部３が処理する様にしてもよい。
持するものとしたが、ｎ個の点について保持し、それを
制御部３が処理する様にしてもよい。
【００３０】（実施の形態２）図４において、波形等化
部４１は、バンドパス周波数及び通過利得を任意に設定
できる第１のバンドパス・フィルター５０および第２の
バンドパス・フィルター５１と、アナログ映像信号と前
記第１のバンドパス・フィルター５０および第２のバン
ドパス・フィルター５１の出力を加算する加算器５２よ
り構成されたフィルター群であり、入力されたアナログ
映像信号のうち、２つの周波数成分を増幅あるいは減衰
させる。
部４１は、バンドパス周波数及び通過利得を任意に設定
できる第１のバンドパス・フィルター５０および第２の
バンドパス・フィルター５１と、アナログ映像信号と前
記第１のバンドパス・フィルター５０および第２のバン
ドパス・フィルター５１の出力を加算する加算器５２よ
り構成されたフィルター群であり、入力されたアナログ
映像信号のうち、２つの周波数成分を増幅あるいは減衰
させる。
【００３１】ＰＬＬ４４は入力水平同期信号の周波数を
整数倍に逓倍し、クロックを発生させる。Ａ／Ｄ変換器
４２は前記波形等化部４１の出力をＰＬＬ４４より出力
されるクロックタイミングによりＡ／Ｄ変換を行う。１
Ｔ差分回路４５はＡ／Ｄ変換器４２の出力を１サンプリ
ング・クロック期間遅延させるディレイ５６と前記Ａ／
Ｄ変換器４２の出力と前記ディレイ５６の差をとる差分
回路５５と前記差分回路５５の出力の絶対値を取る絶対
値回路５４と前記絶対値回路５４の出力を１フレーム期
間積算する積算回路により構成され、前記Ａ／Ｄ変換器
４２の出力を１サンプリング・クロック期間遅延させた
値との差の絶対値を１フレーム期間積算する。
整数倍に逓倍し、クロックを発生させる。Ａ／Ｄ変換器
４２は前記波形等化部４１の出力をＰＬＬ４４より出力
されるクロックタイミングによりＡ／Ｄ変換を行う。１
Ｔ差分回路４５はＡ／Ｄ変換器４２の出力を１サンプリ
ング・クロック期間遅延させるディレイ５６と前記Ａ／
Ｄ変換器４２の出力と前記ディレイ５６の差をとる差分
回路５５と前記差分回路５５の出力の絶対値を取る絶対
値回路５４と前記絶対値回路５４の出力を１フレーム期
間積算する積算回路により構成され、前記Ａ／Ｄ変換器
４２の出力を１サンプリング・クロック期間遅延させた
値との差の絶対値を１フレーム期間積算する。
【００３２】制御部４３は、前記バンドパス・フィルタ
ー５０及び５１のバンドパス周波数及び通過利得、前記
ＰＬＬ４４の逓倍数及び出力クロックの位相の制御を行
い、前記１Ｔ差分回路４５の出力を記憶する。
ー５０及び５１のバンドパス周波数及び通過利得、前記
ＰＬＬ４４の逓倍数及び出力クロックの位相の制御を行
い、前記１Ｔ差分回路４５の出力を記憶する。
【００３３】上記構成の動作について、図５に示す動作
波形を用いて説明する。例えば、画面全体に黒と白の一
本おきの縦線になっている画像が入力された場合を想定
する。図５（５ａ）の波形は画面の一部を取り出したも
のである。
波形を用いて説明する。例えば、画面全体に黒と白の一
本おきの縦線になっている画像が入力された場合を想定
する。図５（５ａ）の波形は画面の一部を取り出したも
のである。
【００３４】制御部４３は水平同期信号及び垂直同期信
号の周波数及び極性の判別を行い、適切な逓倍数をＰＬ
Ｌ４４に設定すると共に、バンドパス・フィルター５０
のバンドパス周波数を映像信号の周波数の３倍に、バン
ドパス・フィルター５１のバンドパス周波数を映像信号
の周波数の５倍に設定する。
号の周波数及び極性の判別を行い、適切な逓倍数をＰＬ
Ｌ４４に設定すると共に、バンドパス・フィルター５０
のバンドパス周波数を映像信号の周波数の３倍に、バン
ドパス・フィルター５１のバンドパス周波数を映像信号
の周波数の５倍に設定する。
【００３５】なお、映像信号の周波数はサンプリング・
クロックの２分の１に相当しかつ、サンプリング・クロ
ック周波数は水平同期周波数とＰＬＬ５４の逓倍数より
求めることが出来る。また、制御部５３は第１のバンド
パス・フィルタ−５０およびバンドパス・フィルター５
１の通過利得を０に設定てし波形等化部４１の動作をと
め、ＰＬＬ４４を制御し図５（５ｂ）のようにクロック
の位相を変化させながら１Ｔ差分回路４５の値を取り込
む。
クロックの２分の１に相当しかつ、サンプリング・クロ
ック周波数は水平同期周波数とＰＬＬ５４の逓倍数より
求めることが出来る。また、制御部５３は第１のバンド
パス・フィルタ−５０およびバンドパス・フィルター５
１の通過利得を０に設定てし波形等化部４１の動作をと
め、ＰＬＬ４４を制御し図５（５ｂ）のようにクロック
の位相を変化させながら１Ｔ差分回路４５の値を取り込
む。
【００３６】この時の１Ｔ差分回路４５の出力例を図５
（５ｃ）のａ〜ｈに示す。なおａ’の様にダッシュがつ
いたものは１サンプリング・クロック期間前の値を示
す。
（５ｃ）のａ〜ｈに示す。なおａ’の様にダッシュがつ
いたものは１サンプリング・クロック期間前の値を示
す。
【００３７】このように１Ｔ差分回路４５の出力結果は
入力アナログ映像信号と比較し、周波数および振幅が２
倍となって検出される。検出結果より入力アナログ映像
信号の周波数の２倍、入力アナログ映像信号の６倍の周
波数、入力アナログ映像信号の１０倍の周波数の振幅を
計算し、この構成比が矩形波の構成比と同じになるよう
に波形等化部４１を制御することで、入力アナログ映像
信号が矩形波になるように波形等化する事が出来る。
入力アナログ映像信号と比較し、周波数および振幅が２
倍となって検出される。検出結果より入力アナログ映像
信号の周波数の２倍、入力アナログ映像信号の６倍の周
波数、入力アナログ映像信号の１０倍の周波数の振幅を
計算し、この構成比が矩形波の構成比と同じになるよう
に波形等化部４１を制御することで、入力アナログ映像
信号が矩形波になるように波形等化する事が出来る。
【００３８】なお、本実施の形態において、波形等化部
１が２つのバンドパスフィルターにより構成されるもの
としたが、ｎ個のバンドパスフィルターを用いてより高
次の奇数次高調波を処理するようすれば、より精密な波
形等化が可能となる。
１が２つのバンドパスフィルターにより構成されるもの
としたが、ｎ個のバンドパスフィルターを用いてより高
次の奇数次高調波を処理するようすれば、より精密な波
形等化が可能となる。
【００３９】また、本実施の形態において、Ａ／Ｄ変換
器４２の出力を１Ｔ差分回路４５により演算処理するこ
ととしたが、他の画像の特徴を抽出できる演算方法を用
いてもよい。
器４２の出力を１Ｔ差分回路４５により演算処理するこ
ととしたが、他の画像の特徴を抽出できる演算方法を用
いてもよい。
【００４０】
【発明の効果】以上のように、本発明の第１の請求項に
記載の装置によれば、入力アナログ映像信号の波形解析
をおこない、入力アナログ映像信号が矩形波となるよう
波形等化を行うことで、サンプリングクロックの位相の
裕度を広げることができ、ジッターに起因するサンプリ
ングレベルの変動によるＳ／Ｎの劣化の少ない、Ａ／Ｄ
変換装置を提供することができる。
記載の装置によれば、入力アナログ映像信号の波形解析
をおこない、入力アナログ映像信号が矩形波となるよう
波形等化を行うことで、サンプリングクロックの位相の
裕度を広げることができ、ジッターに起因するサンプリ
ングレベルの変動によるＳ／Ｎの劣化の少ない、Ａ／Ｄ
変換装置を提供することができる。
【００４１】また本発明の第２の請求項に記載の装置に
よれば、入力アナログ映像信号のＡ／Ｄ変換結果を、画
面のある特定部分についてサンプリング位相を変化させ
ながら複数回とりこみ解析を行いその結果をもとに入力
アナログ映像信号に含まれる高調波の構成比を計算し、
入力アナログ映像信号のうち基本周波数の３倍及び５倍
の周波数成分について増幅あるいは減衰させるフィルタ
ー群を用い、入力アナログ映像信号の高調波の構成比が
矩形波と同じになるように入力アナログ映像信号の波形
等化を行うことで、サンプリングクロックの位相の裕度
が広くなるため、ジッターに起因するサンプリングレベ
ルの変動によるＳ／Ｎの劣化の少ない、Ａ／Ｄ変換装置
を提供することができる。
よれば、入力アナログ映像信号のＡ／Ｄ変換結果を、画
面のある特定部分についてサンプリング位相を変化させ
ながら複数回とりこみ解析を行いその結果をもとに入力
アナログ映像信号に含まれる高調波の構成比を計算し、
入力アナログ映像信号のうち基本周波数の３倍及び５倍
の周波数成分について増幅あるいは減衰させるフィルタ
ー群を用い、入力アナログ映像信号の高調波の構成比が
矩形波と同じになるように入力アナログ映像信号の波形
等化を行うことで、サンプリングクロックの位相の裕度
が広くなるため、ジッターに起因するサンプリングレベ
ルの変動によるＳ／Ｎの劣化の少ない、Ａ／Ｄ変換装置
を提供することができる。
【００４２】また本発明の第３の請求項に記載の装置に
よれば、入力アナログ映像信号のＡ／Ｄ変換結果を特徴
を抽出しうる演算処理を行った結果を１フレーム期間積
算したのち解析を行うことで、画像の一部分を取り出す
という操作が不要にできかつ請求項２に記載のＡ／Ｄ変
換装置と同等の効果を得ることができる。さらに１フレ
ーム期間積算をおこなうため、画像の内容に左右されに
くいという特徴を有する。
よれば、入力アナログ映像信号のＡ／Ｄ変換結果を特徴
を抽出しうる演算処理を行った結果を１フレーム期間積
算したのち解析を行うことで、画像の一部分を取り出す
という操作が不要にできかつ請求項２に記載のＡ／Ｄ変
換装置と同等の効果を得ることができる。さらに１フレ
ーム期間積算をおこなうため、画像の内容に左右されに
くいという特徴を有する。
【００４３】また本発明の第４の請求項に記載の装置に
よれば、入力アナログ映像信号のＡ／Ｄ変換結果を１サ
ンプリングデーター間で差をとり更に絶対値を取ったも
のを１フレーム期間積算した後解析を行うことで、比較
的簡単な構成の演算回路で請求項３に記載のＡ／Ｄ変換
装置を構成する事ができる。
よれば、入力アナログ映像信号のＡ／Ｄ変換結果を１サ
ンプリングデーター間で差をとり更に絶対値を取ったも
のを１フレーム期間積算した後解析を行うことで、比較
的簡単な構成の演算回路で請求項３に記載のＡ／Ｄ変換
装置を構成する事ができる。
【図１】本発明の実施の形態１におけるＡ／Ｄ変換装置
の構成図
の構成図
【図２】本発明の実施の形態１におけるサンプリング動
作を示す波形図
作を示す波形図
【図３】本発明の実施の形態１における波形等化動作を
示す波形図
示す波形図
【図４】本発明の実施の形態２におけるＡ／Ｄ変換装置
の構成図
の構成図
【図５】本発明の実施の形態２におけるサンプリング動
作を示す波形図
作を示す波形図
【図６】従来のＡ／Ｄ変換装置の構成図
１ 波形等化部 ２ Ａ／Ｄ変換器 ３ 制御部 ４ ＰＬＬ ５ 積算回路 ６ 第１のバンドパスフィルター ７ 第２のバンドパスフィルター ８ 加算器 ４１ 波形等化部 ４２ 第１のＡ／Ｄ変換器 ４３ 制御部 ４４ ＰＬＬ ４５ １Ｔ差分回路 ５０ 第１のバンドパス・フィルター ５１ 第２のバンドパス・フィルター ５２ 加算器 ５３ 積算回路 ５４ 絶対値回路 ５５ 差分回路 ５６ ディレイ ６１ １ライン遅延回路 ６２ 水平同期検出回路 ６３ ＰＬＬ回路 ６４ Ａ／Ｄ変換器
Claims (4)
- 【請求項１】 入力アナログ映像信号のＡ／Ｄ変換結果
を、画面のある一部分についてとりだして記憶するとい
う動作をサンプリング位相を変化させながら複数回行
い、、サンプリング位相を変化させながらその結果をも
とに入力アナログ映像信号に含まれる高調波の構成比を
計算し、その構成比が矩形波と同じになるように、入力
アナログ映像信号の波形等化を行った後、量子化を行う
事を特徴とした、Ａ／Ｄ変換装置。 - 【請求項２】 入力された水平同期信号を逓倍し入力ア
ナログ映像信号のドットクロックを再生するＰＬＬと、
入力アナログ映像信号のうち幾つかの周波数成分を増幅
あるいは減衰させる波形等化部と、前記波形等化部の出
力を前記ＰＬＬより出力されたクロックのタイミングに
より量子化を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の
出力をある画面上の１点について保持するラッチと、前
記ＰＬＬを制御しロック位相を変化させながら前記ラッ
チの出力を取り込み、その値を解析して入力アナログ映
像信号に含まれる高調波の構成比を算出し、その結果に
より前記波形等化部を制御する制御部を備えた事を特徴
とするＡ／Ｄ変換装置。 - 【請求項３】 入力アナログ映像信号のＡ／Ｄ変換結果
を、演算処理を行った後１フレーム期間積算し、その値
を記憶するという動作をサンプリング位相を変化させな
がら複数回行い、その結果をもとに入力アナログ映像信
号に含まれる高調波の構成比を計算し、その構成比が矩
形波と同じになるように、入力アナログ映像信号の波形
等化を行った後、量子化を行う事を特徴とした、Ａ／Ｄ
変換装置。 - 【請求項４】 入力された水平同期信号を逓倍し入力ア
ナログ映像信号のドットクロックを再生するＰＬＬと、
入力アナログ映像信号のうち幾つかの周波数成分を増幅
あるいは減衰させる波形等化部と、前記波形等化部の出
力を前記ＰＬＬより出力されたクロックのタイミングに
より量子化を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の
出力を１サンプリング期間遅延させるディレイと、前記
Ａ／Ｄ変換器の出力と前記ディレイの出力の差をとる差
分回路と、前記差分回路の出力の絶対値をとる絶対値回
路と、前記絶対値回路の出力を１フレーム期間積算する
積算回路と、前記ＰＬＬを制御しロック位相を変化させ
ながら前記積算回路の出力を解析し入力アナログ映像信
号に含まれる高調波の構成比を算出し、その結果により
前記波形等化部を制御する制御部を備えた事を特徴とす
るＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09910498A JP3543614B2 (ja) | 1998-04-10 | 1998-04-10 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09910498A JP3543614B2 (ja) | 1998-04-10 | 1998-04-10 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298758A true JPH11298758A (ja) | 1999-10-29 |
| JP3543614B2 JP3543614B2 (ja) | 2004-07-14 |
Family
ID=14238540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09910498A Expired - Fee Related JP3543614B2 (ja) | 1998-04-10 | 1998-04-10 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3543614B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| JP2002214259A (ja) * | 2001-01-22 | 2002-07-31 | Toyo Commun Equip Co Ltd | 周波数分析装置 |
| JP2005284072A (ja) * | 2004-03-30 | 2005-10-13 | Nec Display Solutions Ltd | 画像表示装置の動作方法および画像表示装置 |
-
1998
- 1998-04-10 JP JP09910498A patent/JP3543614B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| JP2002214259A (ja) * | 2001-01-22 | 2002-07-31 | Toyo Commun Equip Co Ltd | 周波数分析装置 |
| JP2005284072A (ja) * | 2004-03-30 | 2005-10-13 | Nec Display Solutions Ltd | 画像表示装置の動作方法および画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3543614B2 (ja) | 2004-07-14 |
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|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040316 |
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