JPS6074744A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPS6074744A JPS6074744A JP58180590A JP18059083A JPS6074744A JP S6074744 A JPS6074744 A JP S6074744A JP 58180590 A JP58180590 A JP 58180590A JP 18059083 A JP18059083 A JP 18059083A JP S6074744 A JPS6074744 A JP S6074744A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- center
- impulse response
- gravity
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、送信側と受信側との同期をとる同期回路に関
するものである。
するものである。
従来技術と問題点
送信側と受信側との同期をとって受信データの識別を行
う方式が一般的であり、その為の同期回路としては、位
相同期回路（ＰＬＬ）、タンク回路等によりクロック信
号を抽出し、受信データ位相に追従したクロック信号を
再生して、受信データの識別を行う構成が多く採用され
ている。又自動等化器のフィルタの位相変化を抽出して
、送信側のクロック信号位相に追従させる方式も提案さ
れている。しかし、位相同期回路やタンク回路を用いた
方式は、伝送路条件や通信方式によっては使用できない
場合があり、且つアナログ回路を必要とする為、安定性
に問題があった。又位相変化を抽出する方式は、回路規
模が比較的大きくなる欠点があった。
う方式が一般的であり、その為の同期回路としては、位
相同期回路（ＰＬＬ）、タンク回路等によりクロック信
号を抽出し、受信データ位相に追従したクロック信号を
再生して、受信データの識別を行う構成が多く採用され
ている。又自動等化器のフィルタの位相変化を抽出して
、送信側のクロック信号位相に追従させる方式も提案さ
れている。しかし、位相同期回路やタンク回路を用いた
方式は、伝送路条件や通信方式によっては使用できない
場合があり、且つアナログ回路を必要とする為、安定性
に問題があった。又位相変化を抽出する方式は、回路規
模が比較的大きくなる欠点があった。
発明の目的
本発明は、送信側のクロック信号に簡単な構成で同期さ
せ、且つディジタル化も容易な同期回路を提供すること
を目的とするものである。
せ、且つディジタル化も容易な同期回路を提供すること
を目的とするものである。
発明の構成
本発明は、伝送路を介して受信したデータから伝送路の
インパルス応答を推定するインパルス応答推定回路と、
該インパルス応答推定回路の出力信号から重心を算定す
る重心算定回路と、該重心算定回路の出力信号を基準値
と比較して、受信クロック信号を送信クロック信号に追
従させる手段とを設けたものであり、以下実施例につい
て詳細に説明する。
インパルス応答を推定するインパルス応答推定回路と、
該インパルス応答推定回路の出力信号から重心を算定す
る重心算定回路と、該重心算定回路の出力信号を基準値
と比較して、受信クロック信号を送信クロック信号に追
従させる手段とを設けたものであり、以下実施例につい
て詳細に説明する。
発明の実施例
第１図は、本発明の実施例の原理説明図であり、（ａ）
に示すように、送信側から時刻ｎにインパルスａを伝送
路りに入力し、受信側にインパルス応答わが現れるとす
ると、次の時刻ｎ＋ｌに再びｆｂｌに示すように、送信
側からインパルスａ′を伝送路りに入力した時、受信側
では受信側のクロック信号でｆｉ＋ｌを基準にしてイン
パルス応答ｂ′を観測するので、時刻ｎのインパルス応
答に比較してΔＬだり遅れている場合、送信クロック信
号に剣して受信側のクロック信号はΔｔの進みとなるも
のである。又受信側でΔｔだけ進んでいる場合は、送信
クロック信号に対して受信クロック信号はΔｔの遅れと
なるものである。即ち伝送路りの応答の変化を観測する
ことにより、送信クロック信号に対して受信クロック信
号のずれを識別することができる。
に示すように、送信側から時刻ｎにインパルスａを伝送
路りに入力し、受信側にインパルス応答わが現れるとす
ると、次の時刻ｎ＋ｌに再びｆｂｌに示すように、送信
側からインパルスａ′を伝送路りに入力した時、受信側
では受信側のクロック信号でｆｉ＋ｌを基準にしてイン
パルス応答ｂ′を観測するので、時刻ｎのインパルス応
答に比較してΔＬだり遅れている場合、送信クロック信
号に剣して受信側のクロック信号はΔｔの進みとなるも
のである。又受信側でΔｔだけ進んでいる場合は、送信
クロック信号に対して受信クロック信号はΔｔの遅れと
なるものである。即ち伝送路りの応答の変化を観測する
ことにより、送信クロック信号に対して受信クロック信
号のずれを識別することができる。
本発明は、前述のようにインパルス応答の観測により、
送信クロック信号と受信クロック信号とのずれを識別し
て同期化させるものであり、第２図は、本発明の実施例
の要部ブロック図を示すものである。同図に於いて、■
は送信側のドライバ、２は伝送路、３は受信側のサンプ
リング回路、４はインパルス応答推定回路、５は重心算
定回路、６は闇値論理による判定回路、７はサンプリン
グタイミング制御回路である。通信開始時に、送信側か
ら既知のデータを所定時間送出し、受信側では受信デー
タと既知のデータとを利用して等化器を調整する。この
既知データの伝送時間は短時間であるので、その間に於
けるクロック信号のずれは無視できるものである。そし
てそれ以後は、等化器の出力で送信データを正ＧＣｃに
１１定できるものである。
送信クロック信号と受信クロック信号とのずれを識別し
て同期化させるものであり、第２図は、本発明の実施例
の要部ブロック図を示すものである。同図に於いて、■
は送信側のドライバ、２は伝送路、３は受信側のサンプ
リング回路、４はインパルス応答推定回路、５は重心算
定回路、６は闇値論理による判定回路、７はサンプリン
グタイミング制御回路である。通信開始時に、送信側か
ら既知のデータを所定時間送出し、受信側では受信デー
タと既知のデータとを利用して等化器を調整する。この
既知データの伝送時間は短時間であるので、その間に於
けるクロック信号のずれは無視できるものである。そし
てそれ以後は、等化器の出力で送信データを正ＧＣｃに
１１定できるものである。
このように送信データを推定できるので、送信側からデ
ータＤｎを送出した時、受信側では伝送路２を介して受
信したデータをサンプリング回路３でサンプリングし、
サンプル値Ｘ ｎをインパルス応答推定回路４に加え、
このサンプル値Ｘｎと送信データＤｎの推定データＤ
ｎ ｌとにより、イとするように逐次近似により、Ｈ（
１＋ ＨＩ＋ Ｈ２、Ｈ３を６周整するものである。な
おＷｎは適当な重み、Ｈｋ （ｋ＝０．１，２．３）は
伝送路のインパルス応答、Ｄｎ−ｋ （ｋ＝ｏ、１，２
．３）は推定インパルス応答である。この推定インパル
ス応答をめるアルゴリズムは既に良く知られているもの
である。
ータＤｎを送出した時、受信側では伝送路２を介して受
信したデータをサンプリング回路３でサンプリングし、
サンプル値Ｘ ｎをインパルス応答推定回路４に加え、
このサンプル値Ｘｎと送信データＤｎの推定データＤ
ｎ ｌとにより、イとするように逐次近似により、Ｈ（
１＋ ＨＩ＋ Ｈ２、Ｈ３を６周整するものである。な
おＷｎは適当な重み、Ｈｋ （ｋ＝０．１，２．３）は
伝送路のインパルス応答、Ｄｎ−ｋ （ｋ＝ｏ、１，２
．３）は推定インパルス応答である。この推定インパル
ス応答をめるアルゴリズムは既に良く知られているもの
である。
Ｇ、に対し”ζ重心算定回路５の出力信号の重心Ｇが大
きいか小さいかにより、＋１又は−１を出力するもので
ある。例えば、 ｃ−ｃｏ＜ｏの時、＋１ Ｇ−Ｇｏ＞Ｏの時、−１ を出力するものである。
きいか小さいかにより、＋１又は−１を出力するもので
ある。例えば、 ｃ−ｃｏ＜ｏの時、＋１ Ｇ−Ｇｏ＞Ｏの時、−１ を出力するものである。
判定回路６の出力信号が入力されるザンプリングタイミ
ング制御回路７は、Ｇ−Ｇｏ＞０の時、受信クロック信
号を少し遅らせ、Ｇ−Ｇｏ＜０の時、少し進ませるよう
に制御するものである。これにより、重心Ｇは、Ｇ−Ｇ
、→０となるように制御されるから、送信クロック信号
に追従した受信クロック信号が得られることになる。な
お追従してない場合は、重心Ｇが一方向に移動すること
になる。
ング制御回路７は、Ｇ−Ｇｏ＞０の時、受信クロック信
号を少し遅らせ、Ｇ−Ｇｏ＜０の時、少し進ませるよう
に制御するものである。これにより、重心Ｇは、Ｇ−Ｇ
、→０となるように制御されるから、送信クロック信号
に追従した受信クロック信号が得られることになる。な
お追従してない場合は、重心Ｇが一方向に移動すること
になる。
インパルス応答Ｈｋば、ｋ＝０〜３の場合について説明
しているが、更に多くすることも勿論可信である。又イ
ンパルス応答推定回路４１重心算定回路５等はシグナル
・プロセッサにより構成することができる。
しているが、更に多くすることも勿論可信である。又イ
ンパルス応答推定回路４１重心算定回路５等はシグナル
・プロセッサにより構成することができる。
発明の詳細
な説明したように、本発明は、インパルス応答推定回路
４の出力信号を重心算定回路５に加えて、重心を算定し
、この重心を基準値と比較して、受信クロック信号を送
信クロック信号に同期させるものであり、自動等化回路
等のインパルス応答推定回路を有する受信装置に於いて
は、重心算足回路５等の演算回路を付加するだりで同期
回路を構成することができる。又サンプリング回路３に
於いて、サンプル値Ｘｎをディジタル信号に変換するこ
とにより、インパルス応答推定回路４や重心算定口＃Ｉ
Ｐ１５等をディジタル回路で構成することができるもの
である。
４の出力信号を重心算定回路５に加えて、重心を算定し
、この重心を基準値と比較して、受信クロック信号を送
信クロック信号に同期させるものであり、自動等化回路
等のインパルス応答推定回路を有する受信装置に於いて
は、重心算足回路５等の演算回路を付加するだりで同期
回路を構成することができる。又サンプリング回路３に
於いて、サンプル値Ｘｎをディジタル信号に変換するこ
とにより、インパルス応答推定回路４や重心算定口＃Ｉ
Ｐ１５等をディジタル回路で構成することができるもの
である。
第１図は本発明の原理説明図、第２図は本発明の実施例
の要部ブロック図である。 ｌは送信側のドライバ、２は伝送路、３は受信側のサン
プリング回路、４はインパルス応答推定回路、５は重心
算定回路、６は判定回路、７はサンプリングタイミング
制御回路である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
の要部ブロック図である。 ｌは送信側のドライバ、２は伝送路、３は受信側のサン
プリング回路、４はインパルス応答推定回路、５は重心
算定回路、６は判定回路、７はサンプリングタイミング
制御回路である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 伝送路を介して受信したデータから伝送路のインパルス
応答を推定するインパルス応答推定回路と、該インパル
ス応答推定回路の出力信号から重心を算定する重心算定
回路と、該重心算定回路の出力信号を基準値と比較して
、受信クロック信号を送信クロック信号に追従させる手
段とを設けたことを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180590A JPS6074744A (ja) | 1983-09-30 | 1983-09-30 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180590A JPS6074744A (ja) | 1983-09-30 | 1983-09-30 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074744A true JPS6074744A (ja) | 1985-04-27 |
| JPH0223105B2 JPH0223105B2 (ja) | 1990-05-22 |
Family
ID=16085919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180590A Granted JPS6074744A (ja) | 1983-09-30 | 1983-09-30 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074744A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240039A (ja) * | 1988-03-19 | 1989-09-25 | Fujitsu Ltd | ダブルサンプリング型タイミング再生方式 |
| JPH01240038A (ja) * | 1988-03-19 | 1989-09-25 | Fujitsu Ltd | ピーク値比較型タイミング再生方式 |
| EP0334239A2 (en) * | 1988-03-19 | 1989-09-27 | Fujitsu Limited | Circuit for obtaining accurate timing information from received signal |
-
1983
- 1983-09-30 JP JP58180590A patent/JPS6074744A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240039A (ja) * | 1988-03-19 | 1989-09-25 | Fujitsu Ltd | ダブルサンプリング型タイミング再生方式 |
| JPH01240038A (ja) * | 1988-03-19 | 1989-09-25 | Fujitsu Ltd | ピーク値比較型タイミング再生方式 |
| EP0334239A2 (en) * | 1988-03-19 | 1989-09-27 | Fujitsu Limited | Circuit for obtaining accurate timing information from received signal |
| EP0644675A2 (en) * | 1988-03-19 | 1995-03-22 | Fujitsu Limited | Circuit for obtaining accurate timing information from received signal |
| EP0644675A3 (en) * | 1988-03-19 | 1995-09-13 | Fujitsu Ltd | Circuit for the exact representation of clock information from a received signal. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223105B2 (ja) | 1990-05-22 |
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