JP2932866B2 - ディジタル加入者線伝送システム - Google Patents
ディジタル加入者線伝送システムInfo
- Publication number
- JP2932866B2 JP2932866B2 JP4282630A JP28263092A JP2932866B2 JP 2932866 B2 JP2932866 B2 JP 2932866B2 JP 4282630 A JP4282630 A JP 4282630A JP 28263092 A JP28263092 A JP 28263092A JP 2932866 B2 JP2932866 B2 JP 2932866B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- initial phase
- subscriber line
- digital
- maximum value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はエコーキャンセラを用い
たディジタル加入者線伝送システムに関し、特にトレー
ニング中の位相引き込みの際に必要な初期位相設定を行
うディジタル加入者線伝送システムに関する。
たディジタル加入者線伝送システムに関し、特にトレー
ニング中の位相引き込みの際に必要な初期位相設定を行
うディジタル加入者線伝送システムに関する。
【０００２】
【従来の技術】従来のエコーキャンセラを用いたディジ
タル加入者線伝送システムは、図３に示すように、送信
回路３０１、ディジタル・アナログ変換器３０２、ハイ
ブリッドトランス３０４、アナログ・ディジタル変換器
３０６、エコーキャンセラ３０３、加算器３０８、識別
判定器３０７、位相制御回路３０９およびを有してい
る。
タル加入者線伝送システムは、図３に示すように、送信
回路３０１、ディジタル・アナログ変換器３０２、ハイ
ブリッドトランス３０４、アナログ・ディジタル変換器
３０６、エコーキャンセラ３０３、加算器３０８、識別
判定器３０７、位相制御回路３０９およびを有してい
る。
【０００３】この従来例では、全２重通信状態になるま
えにシステムのセットアップモードとしてトレーニング
期間が設けられており、システムのフルリセット状態か
らの立ち上げであるコールドスタートと、加入者線路３
０５の状態を保持した状態からの立ち上げであるウォー
ムスタートの２つに分けられる。これら２モードのトレ
ーニング時間は独立に規定されており、北米標準である
ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔ
ａｎｄａｒｄｓ Ｉｎｓｔｉｔｕｔｅ）規格ではコール
ドスタートを１５ｓｅｃ以内、ウォームスタートを３０
０ｍｓｅｃ以内に決めている。
えにシステムのセットアップモードとしてトレーニング
期間が設けられており、システムのフルリセット状態か
らの立ち上げであるコールドスタートと、加入者線路３
０５の状態を保持した状態からの立ち上げであるウォー
ムスタートの２つに分けられる。これら２モードのトレ
ーニング時間は独立に規定されており、北米標準である
ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔ
ａｎｄａｒｄｓ Ｉｎｓｔｉｔｕｔｅ）規格ではコール
ドスタートを１５ｓｅｃ以内、ウォームスタートを３０
０ｍｓｅｃ以内に決めている。
【０００４】トレーニング期間中は、エコーキャンセラ
の収束や、判定帰還形等化器３１０の収束、さらには位
相制御回路３０９によるシステムのサンプリング位相の
引き込み等が行われる。判定帰還形等化器３１０の収束
とサンプリング位相の引き込みは相互干渉し、特に判定
帰還形等化器３１０は図５に示すように、最適サンプリ
ング位相に対して±Ｔ／４（Ｔ＝１／８０ｋＨｚ；ボー
レート周期）の範囲でしか収束できないため、初期位相
設定が必要となる。図５は判定帰還形等化器３１０の収
束特性を表すシミュレーション結果であり、横軸はボー
レート内の位相、縦軸は収束後のＳ／Ｎ（Ｓは信号、Ｎ
はノイズ）であり、ボーレート内の１／４程度の範囲で
しかＳ／Ｎが確保されないことが判る。
の収束や、判定帰還形等化器３１０の収束、さらには位
相制御回路３０９によるシステムのサンプリング位相の
引き込み等が行われる。判定帰還形等化器３１０の収束
とサンプリング位相の引き込みは相互干渉し、特に判定
帰還形等化器３１０は図５に示すように、最適サンプリ
ング位相に対して±Ｔ／４（Ｔ＝１／８０ｋＨｚ；ボー
レート周期）の範囲でしか収束できないため、初期位相
設定が必要となる。図５は判定帰還形等化器３１０の収
束特性を表すシミュレーション結果であり、横軸はボー
レート内の位相、縦軸は収束後のＳ／Ｎ（Ｓは信号、Ｎ
はノイズ）であり、ボーレート内の１／４程度の範囲で
しかＳ／Ｎが確保されないことが判る。
【０００５】従来例の初期位相設定方式は、図４に示す
ようにアナログ・ディジタル変換された信号を入力とす
るサンプラー４０４と、サンプラー４０４でサンプルさ
れた信号を入力すると線路等化器４０５と、線路等化器
４０５の出力を入力とする初期位相設定回路４０７と、
初期位相設定回路４０７の出力を入力とする最大値検出
回路４０８とを有している。
ようにアナログ・ディジタル変換された信号を入力とす
るサンプラー４０４と、サンプラー４０４でサンプルさ
れた信号を入力すると線路等化器４０５と、線路等化器
４０５の出力を入力とする初期位相設定回路４０７と、
初期位相設定回路４０７の出力を入力とする最大値検出
回路４０８とを有している。
【０００６】次に従来例の初期位相設定方式の動作につ
いて説明する。サンプラー４０４は、アナログ・ディジ
タル変換された受信信号を、信号送出レートであるボー
レート毎（Ｔ＝１／８０ｋＨｚ）にサンプルする。一般
に、アナログ・ディジタル変換器４０３にはオーバーサ
ンプリング方式のアナログ・ディジタル変換器が採用さ
れており、オーバーサンプリング形のアナログ・ディジ
タル変換器はボーレート周期に対して数十〜百倍の高速
クロックで動作するためこのアナログ・ディジタル変換
器の出力信号は、サンプラー４０４によってダウンサン
プリング（間引き処理）される。サンプルされた信号は
線路等化器４０５に入力され加入者線路４０１による伝
送損失の等化が行われる。線路等化器４０５の出力は初
期位相設定回路４０７に入力され、最適サンプリング位
相と強い相関を持ち、且つ最適サンプリング位相で最大
となる（１）式に示される初期位相設定関数値（Ｐ
（τ）；τはサンプリング位相）を求める。
いて説明する。サンプラー４０４は、アナログ・ディジ
タル変換された受信信号を、信号送出レートであるボー
レート毎（Ｔ＝１／８０ｋＨｚ）にサンプルする。一般
に、アナログ・ディジタル変換器４０３にはオーバーサ
ンプリング方式のアナログ・ディジタル変換器が採用さ
れており、オーバーサンプリング形のアナログ・ディジ
タル変換器はボーレート周期に対して数十〜百倍の高速
クロックで動作するためこのアナログ・ディジタル変換
器の出力信号は、サンプラー４０４によってダウンサン
プリング（間引き処理）される。サンプルされた信号は
線路等化器４０５に入力され加入者線路４０１による伝
送損失の等化が行われる。線路等化器４０５の出力は初
期位相設定回路４０７に入力され、最適サンプリング位
相と強い相関を持ち、且つ最適サンプリング位相で最大
となる（１）式に示される初期位相設定関数値（Ｐ
（τ）；τはサンプリング位相）を求める。
【０００７】
【０００８】（１）式において、ｒｉは線路等化器出力
信号、Ｎは積分回数を表す。
信号、Ｎは積分回数を表す。
【０００９】（１）式の初期位相設定回路は、例えば図
２に示すように、信号１１２を入力とする遅延器２０１
と、信号１１２と遅延器２０１の出力とを入力とする加
算器２０２と、信号１１２と加算器２０２の出力とを入
力とする乗算器２０３と、この乗算器２０３の出力から
遅延器２０５の出力を減算する加算器２０４とを有して
構成される。ここで加算器２０４の結果は遅延器２０５
の入力となっている。
２に示すように、信号１１２を入力とする遅延器２０１
と、信号１１２と遅延器２０１の出力とを入力とする加
算器２０２と、信号１１２と加算器２０２の出力とを入
力とする乗算器２０３と、この乗算器２０３の出力から
遅延器２０５の出力を減算する加算器２０４とを有して
構成される。ここで加算器２０４の結果は遅延器２０５
の入力となっている。
【００１０】この従来例では初期位相設定のための信号
がボーレート単位で動作し、前述のように判定帰還形等
化器の収束範囲が最適サンプリング位相から±Ｔ／４以
内である場合、最低でもボーレート内の異なる４位相に
おいてＰ（τ）を求める必要がある。得られたＰ（τ）
は最大値検出回路に入力され、最大値検出回路はこの４
位相のＰ（τ）の内最大となるものを検出し、初期位相
のＰ（τ）が最大となる位相に設定する。
がボーレート単位で動作し、前述のように判定帰還形等
化器の収束範囲が最適サンプリング位相から±Ｔ／４以
内である場合、最低でもボーレート内の異なる４位相に
おいてＰ（τ）を求める必要がある。得られたＰ（τ）
は最大値検出回路に入力され、最大値検出回路はこの４
位相のＰ（τ）の内最大となるものを検出し、初期位相
のＰ（τ）が最大となる位相に設定する。
【００１１】このように従来例では、ボーレート単位で
の信号を入力とし、異なる４位相においてＰ（τ）を求
める必要があるため、１位相の積分時間をＮ回とする
と、Ｐ（τ）の計算だけで４ＮＴ時間かかってしまい、
特にウォームスタートのトレーニング時間の長期化を招
くことになる。
の信号を入力とし、異なる４位相においてＰ（τ）を求
める必要があるため、１位相の積分時間をＮ回とする
と、Ｐ（τ）の計算だけで４ＮＴ時間かかってしまい、
特にウォームスタートのトレーニング時間の長期化を招
くことになる。
【００１２】
【発明が解決しようとする課題】この従来のディジタル
加入者線伝送システムの初期位相設定方式では初期位相
設定を行うための評価関数であるＰ（τ）の算出をボー
レート単位の信号を入力としているため、最低でも４位
相以上でＰ（τ）を求める必要があるので、初期位相の
設定だけで４ＮＴ（Ｎは１位相検出のための積分時間）
時間が必要となり、トレーニング時間が長くなるという
問題点があった。また、トレーニング中の入力信号がＡ
ＮＳＩで規定されている伝送路符号の２Ｂ１Ｑ（２ Ｂ
ｉｎａｒｙ１ Ｑｕａｔｅｒｎａｒｙ）ランダム信号で
あるため、異なる４位相のＰ（τ）を計算する際の入力
パターンも異なるため、得られたＰ（τ）の間にパター
ン効果を含むことになり、結果として最大値検出を誤っ
てしまうという問題点がある。
加入者線伝送システムの初期位相設定方式では初期位相
設定を行うための評価関数であるＰ（τ）の算出をボー
レート単位の信号を入力としているため、最低でも４位
相以上でＰ（τ）を求める必要があるので、初期位相の
設定だけで４ＮＴ（Ｎは１位相検出のための積分時間）
時間が必要となり、トレーニング時間が長くなるという
問題点があった。また、トレーニング中の入力信号がＡ
ＮＳＩで規定されている伝送路符号の２Ｂ１Ｑ（２ Ｂ
ｉｎａｒｙ１ Ｑｕａｔｅｒｎａｒｙ）ランダム信号で
あるため、異なる４位相のＰ（τ）を計算する際の入力
パターンも異なるため、得られたＰ（τ）の間にパター
ン効果を含むことになり、結果として最大値検出を誤っ
てしまうという問題点がある。
【００１３】
【課題を解決するための手段】本発明のディジタル加入
者線伝送システムは、加入者線路からのアナログ信号を
ディジタル信号に変換出力するＡ／Ｄ変換器と、ボーレ
ート周期Ｔに対してＴ／ｎ（ｎ≧４の正の整数）で前記
ディジタル信号をサンプリングし間引き処理された異な
る４位相の間引信号として順次出力するサンプラーと、
前記Ｔ／ｎごとに前記間引信号が入力され初期位相設定
の評価関数を出力する複数の初期位相設定回路と、前記
評価関数の最大値を検出し位相制御回路に出力する最大
値検出回路とを有する。
者線伝送システムは、加入者線路からのアナログ信号を
ディジタル信号に変換出力するＡ／Ｄ変換器と、ボーレ
ート周期Ｔに対してＴ／ｎ（ｎ≧４の正の整数）で前記
ディジタル信号をサンプリングし間引き処理された異な
る４位相の間引信号として順次出力するサンプラーと、
前記Ｔ／ｎごとに前記間引信号が入力され初期位相設定
の評価関数を出力する複数の初期位相設定回路と、前記
評価関数の最大値を検出し位相制御回路に出力する最大
値検出回路とを有する。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
る。図１は本発明の一実施例を示すブロック図である。
【００１５】本実施例は、加入者線路１０１からハイブ
リッドトランス１０２経由のアナログ信号をディジタル
信号に変換出力するＡ／Ｄ変換器１０３と、ボーレート
周期Ｔに対してＴ／４でディジタル信号をサンプリング
し間引き処理された異なる４位相の間引信号として順次
出力するサンプラー１０７と、Ｔ／４ごとに間引信号１
１２が入力され初期位相設定の評価関数１１３を出力す
る複数の初期位相設定回路１０８〜１１１と、評価関数
１１３の最大値を検出し位相制御回路１１５に出力する
最大値検出回路１１４とを有する。
リッドトランス１０２経由のアナログ信号をディジタル
信号に変換出力するＡ／Ｄ変換器１０３と、ボーレート
周期Ｔに対してＴ／４でディジタル信号をサンプリング
し間引き処理された異なる４位相の間引信号として順次
出力するサンプラー１０７と、Ｔ／４ごとに間引信号１
１２が入力され初期位相設定の評価関数１１３を出力す
る複数の初期位相設定回路１０８〜１１１と、評価関数
１１３の最大値を検出し位相制御回路１１５に出力する
最大値検出回路１１４とを有する。
【００１６】次に本実施例の動作について説明する。
【００１７】加入者線路１０１を伝搬し、ハイブリッド
トランス１０２を経てアナログ・ディジタル変換された
信号はサンプラー１０７によってＴ／４でサンプリング
される。一般に、Ａ／Ｄ変換器１０３はオーバーサンプ
リング方式のアナログ・ディジタル変換器であるため、
その内部動作はボーレート周期に対して、数十〜百倍以
上の高速クロックで動作している。ここでは、ボーレー
ト周波数８０ｋＨｚの９６倍、即ち７．６８ＭＨｚのク
ロック周波数で動作しているものとする。従って、サン
プラー１０７によって、Ａ／Ｄ変換器１０３の出力信号
はダウンサンプリング（間引き処理）される。ダウンサ
ンプリングされた信号は、ボーレート周期内で等間隔で
４点、即ちボーレート内の異なる４位相の信号となる。
トランス１０２を経てアナログ・ディジタル変換された
信号はサンプラー１０７によってＴ／４でサンプリング
される。一般に、Ａ／Ｄ変換器１０３はオーバーサンプ
リング方式のアナログ・ディジタル変換器であるため、
その内部動作はボーレート周期に対して、数十〜百倍以
上の高速クロックで動作している。ここでは、ボーレー
ト周波数８０ｋＨｚの９６倍、即ち７．６８ＭＨｚのク
ロック周波数で動作しているものとする。従って、サン
プラー１０７によって、Ａ／Ｄ変換器１０３の出力信号
はダウンサンプリング（間引き処理）される。ダウンサ
ンプリングされた信号は、ボーレート周期内で等間隔で
４点、即ちボーレート内の異なる４位相の信号となる。
【００１８】初期位相設定回路１０８〜１１１はサンプ
ラー１０７でＴ／４にダウンサンプリングされた信号を
入力とすることになり、各々の初期位相設定回路に入力
される信号は、その位相がＴ／４だけずれている。これ
は、サンプラー１０７が、Ｔ／４でサンプルし、初期位
相設定側のスイッチをａ→ｂ→ｃ→ｄ→ａ…というよう
に、順々に切り換えることで可能となる。この動作によ
って、各々の初期位相設定回路に入力される信号はボー
レート周期のデータとなる。初期位相設定回路に入力さ
れた信号は、例えば図２に示される回路によって前述の
（１）式に示す初期位相設定のための評価関数Ｐ（τ）
を求める。各々の初期位相設定回路によって求められた
Ｐ（τ）は最大値検出回路１１４に入力され、この最大
値検出回路はＰ（τ）の最大となる位相に初期位相を設
定する。
ラー１０７でＴ／４にダウンサンプリングされた信号を
入力とすることになり、各々の初期位相設定回路に入力
される信号は、その位相がＴ／４だけずれている。これ
は、サンプラー１０７が、Ｔ／４でサンプルし、初期位
相設定側のスイッチをａ→ｂ→ｃ→ｄ→ａ…というよう
に、順々に切り換えることで可能となる。この動作によ
って、各々の初期位相設定回路に入力される信号はボー
レート周期のデータとなる。初期位相設定回路に入力さ
れた信号は、例えば図２に示される回路によって前述の
（１）式に示す初期位相設定のための評価関数Ｐ（τ）
を求める。各々の初期位相設定回路によって求められた
Ｐ（τ）は最大値検出回路１１４に入力され、この最大
値検出回路はＰ（τ）の最大となる位相に初期位相を設
定する。
【００１９】以上の動作により、初期位相設定に要する
トレーニング時間を従来の１／４に短縮することが可能
である。また、本実施例では初期位相設定回路を１０８
〜１１１の４面持ち、多重動作させることを示している
が、これはハードウェアの規模を削減させるために初期
位相設定回路を１面とし時分割多重処理させることでも
同様の効果が得られる。
トレーニング時間を従来の１／４に短縮することが可能
である。また、本実施例では初期位相設定回路を１０８
〜１１１の４面持ち、多重動作させることを示している
が、これはハードウェアの規模を削減させるために初期
位相設定回路を１面とし時分割多重処理させることでも
同様の効果が得られる。
【００２０】さらに、従来例では、求めた異なる４位相
のＰ（τ）が２Ｂ１Ｑのパターン効果を含むことになる
が、本実施例では、異なる４位相のＰ（τ）を求める際
の２Ｂ１Ｑ入力が同一パターンとなるため、従来例の問
題点も解決できる。
のＰ（τ）が２Ｂ１Ｑのパターン効果を含むことになる
が、本実施例では、異なる４位相のＰ（τ）を求める際
の２Ｂ１Ｑ入力が同一パターンとなるため、従来例の問
題点も解決できる。
【００２１】
【発明の効果】以上説明したように本発明は、加入者線
路を伝搬しハイブリッドトランスを経てアナログ・ディ
ジタル変換された信号をサンプリングするサンプラー
と、前記サンプラーでサンプルされた信号を入力とする
複数の初期位相設定回路と、前記初期位相設定回路の出
力信号を入力とする最大値検出回路とを有することによ
り、初期位相設定に要するトレーニング時間を短縮で
き、さらに２Ｂ１Ｑパターン効果の影響も含まないた
め、短時間で安定な初期位相設定が可能となる。
路を伝搬しハイブリッドトランスを経てアナログ・ディ
ジタル変換された信号をサンプリングするサンプラー
と、前記サンプラーでサンプルされた信号を入力とする
複数の初期位相設定回路と、前記初期位相設定回路の出
力信号を入力とする最大値検出回路とを有することによ
り、初期位相設定に要するトレーニング時間を短縮で
き、さらに２Ｂ１Ｑパターン効果の影響も含まないた
め、短時間で安定な初期位相設定が可能となる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例および従来例の初期位相設定回路のブ
ロック図である。
ロック図である。
【図３】ディジタル加入者伝送システムを説明するため
のブロック図である。
のブロック図である。
【図４】従来のディジタル加入者伝送システムの一例の
ブロック図である。
ブロック図である。
【図５】判定帰還形等化器の収束特性を説明するための
図である。
図である。
１０１ 加入者線路 １０２ ハイブリッドトランス １０３ Ａ／Ｄ変換器 １０４，１０７ サンプラー １０５ 線路等化器 １０６ 判定帰還形等化器 １０８〜１１１ 初期位相設定回路 １１４ 最大値検出回路 １１５ 位相制御回路 １１６ 識別判定器
Claims (1)
- 【請求項１】 加入者線路からのアナログ信号をディジ
タル信号に変換出力するＡ／Ｄ変換器と、ボーレート周
期Ｔに対してＴ／ｎ（ｎ≧４の正の整数）で前記ディジ
タル信号をサンプリングし間引き処理された異なる４位
相の間引信号として順次出力するサンプラーと、前記Ｔ
／ｎごとに前記間引信号が入力され初期位相設定の評価
関数を出力する複数の初期位相設定回路と、前記評価関
数の最大値を検出し位相制御回路に出力する最大値検出
回路とを有することを特徴とするディジタル加入者線伝
送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282630A JP2932866B2 (ja) | 1992-10-21 | 1992-10-21 | ディジタル加入者線伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282630A JP2932866B2 (ja) | 1992-10-21 | 1992-10-21 | ディジタル加入者線伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132854A JPH06132854A (ja) | 1994-05-13 |
| JP2932866B2 true JP2932866B2 (ja) | 1999-08-09 |
Family
ID=17655023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282630A Expired - Lifetime JP2932866B2 (ja) | 1992-10-21 | 1992-10-21 | ディジタル加入者線伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932866B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3769100D1 (de) * | 1986-12-09 | 1991-05-08 | Konishiroku Photo Ind | Verfahren zur herstellung eines bildes. |
| KR100510468B1 (ko) * | 1998-05-20 | 2005-10-26 | 삼성전자주식회사 | 에이.디.에스.엘 시스템에서의 프레임 동기장치 및 방법 |
-
1992
- 1992-10-21 JP JP4282630A patent/JP2932866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132854A (ja) | 1994-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102405614B (zh) | 时钟恢复设备 | |
| US5068716A (en) | Sampling rate converter | |
| TWI299948B (en) | Apparatus and method of searching for known sequences | |
| JP2932866B2 (ja) | ディジタル加入者線伝送システム | |
| JPH0649003Y2 (ja) | 電話回線のノイズ自動除去制御回路 | |
| JP2003536317A (ja) | 干渉の影響を減少する方法及び受信器 | |
| JPH0817375B2 (ja) | サンプリング位相抽出回路 | |
| JP2967684B2 (ja) | サンプリング位相制御回路 | |
| JP2860975B2 (ja) | タイミング抽出回路 | |
| JPH07184086A (ja) | ビデオ信号受信器 | |
| JP2540824B2 (ja) | 受信タイミング切替制御方式 | |
| JP3619384B2 (ja) | シンボルタイミング検出方法 | |
| JP2000278254A (ja) | フレーム検出器 | |
| JP3688147B2 (ja) | サンプリングシステム | |
| JPS6074744A (ja) | 同期回路 | |
| RU2127954C1 (ru) | Способ и устройство синхронизации м-последовательности | |
| JPH09294093A (ja) | 局内回線終端盤の等化回路 | |
| JP2786180B2 (ja) | 適応等化器 | |
| JPH05227060A (ja) | 線路等化器 | |
| JP3957110B2 (ja) | 周波数誤差推定回路 | |
| JPS6343931B2 (ja) | ||
| JP2563950B2 (ja) | 輝度信号色信号分離装置 | |
| JP3040277B2 (ja) | デジタルベースバンド伝送装置の信号受信回路 | |
| JPH07193529A (ja) | 信号処理回路 | |
| SU1663744A1 (ru) | Генератор случайных сигналов |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |