JPH07202972A - サンプリング位相制御回路 - Google Patents
サンプリング位相制御回路Info
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- JPH07202972A JPH07202972A JP5337684A JP33768493A JPH07202972A JP H07202972 A JPH07202972 A JP H07202972A JP 5337684 A JP5337684 A JP 5337684A JP 33768493 A JP33768493 A JP 33768493A JP H07202972 A JPH07202972 A JP H07202972A
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- phase
- phase control
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 ボーレートサンプリングされたデータより最
適サンプリング位相を抽出する位相制御方式において、
判定帰還形等化器の高速収束、及びサンプリング位相の
引き込みを高速化することによるトレーニング時間の短
縮化、さらには収束後の低ジッタを実現する。 【構成】 識別判定器の入出力信号の差分信号である残
留符号間干渉と、識別結果との相関信号を積分器により
累積加算し、この積分結果をサンプラーによりＮＴ毎に
サンプリングする。サンプリングされた信号と前回の積
分結果との差分信号を入力とする位相制御回路は、前述
の２入力信号の符号に基づきトレーニング中の位相更新
量を適応制御する。
適サンプリング位相を抽出する位相制御方式において、
判定帰還形等化器の高速収束、及びサンプリング位相の
引き込みを高速化することによるトレーニング時間の短
縮化、さらには収束後の低ジッタを実現する。 【構成】 識別判定器の入出力信号の差分信号である残
留符号間干渉と、識別結果との相関信号を積分器により
累積加算し、この積分結果をサンプラーによりＮＴ毎に
サンプリングする。サンプリングされた信号と前回の積
分結果との差分信号を入力とする位相制御回路は、前述
の２入力信号の符号に基づきトレーニング中の位相更新
量を適応制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ボーレートサンプリン
グされたデータより最適サンプンリング位相を抽出する
サンプリング位相制御回路に関する。
グされたデータより最適サンプンリング位相を抽出する
サンプリング位相制御回路に関する。
【０００２】
【従来の技術】従来、双方向通信を行うためのディジタ
ル加入者線伝送システムでは、加入者線端末側の送信部
からのエコー信号を同じ端末側の受信部で除去するため
のエコーキャンセラと符号間干渉を等化するための等化
器を備えている。
ル加入者線伝送システムでは、加入者線端末側の送信部
からのエコー信号を同じ端末側の受信部で除去するため
のエコーキャンセラと符号間干渉を等化するための等化
器を備えている。
【０００３】エコーキャンセラを用いたディジタル加入
者線伝送システムの概略図を図３に示す。図３に示すよ
うに本システムは、送信回路３０１、ディジタル・アナ
ログ変換器３０２、ハイブリッドトランス３０４、加入
者線路３０５、アナログ・ディジタル変換器３０６、エ
コーキャンセラ３０３、加算器３０８、識別判定器３０
７、サンプリング位相抽出回路３０９、判定帰還形等化
器３１０を有している。
者線伝送システムの概略図を図３に示す。図３に示すよ
うに本システムは、送信回路３０１、ディジタル・アナ
ログ変換器３０２、ハイブリッドトランス３０４、加入
者線路３０５、アナログ・ディジタル変換器３０６、エ
コーキャンセラ３０３、加算器３０８、識別判定器３０
７、サンプリング位相抽出回路３０９、判定帰還形等化
器３１０を有している。
【０００４】このシステムでは、全２重通信状態になる
前にシステムのセットアップモードとしてトレーニング
期間が設けられており、システムのフルリセット状態か
らの立ち上げであるコールドスタートと、加入者線路の
状態を保持した状態からの立ち上げであるウォームスタ
ートの２つに分けられる。これら２モードのトレーニン
グ時間は独立に規定されており、北米標準であるＡＮＳ
Ｉ（ＡｍｅｒｉｃａｎＮａｔｉｏｎａｌ Ｓｔａｎｄａ
ｒｄｓ Ｉｎｓｔｉｔｕｔｅ）規格ではコールドスター
トを１５ｓｅｃ以内、ウォームスタートを３００ｍｓｅ
ｃ以内に決めている。
前にシステムのセットアップモードとしてトレーニング
期間が設けられており、システムのフルリセット状態か
らの立ち上げであるコールドスタートと、加入者線路の
状態を保持した状態からの立ち上げであるウォームスタ
ートの２つに分けられる。これら２モードのトレーニン
グ時間は独立に規定されており、北米標準であるＡＮＳ
Ｉ（ＡｍｅｒｉｃａｎＮａｔｉｏｎａｌ Ｓｔａｎｄａ
ｒｄｓ Ｉｎｓｔｉｔｕｔｅ）規格ではコールドスター
トを１５ｓｅｃ以内、ウォームスタートを３００ｍｓｅ
ｃ以内に決めている。
【０００５】トレーニング期間中は、エコーキャンセラ
の収束や、判定帰還形等化器の収束、さらにはサンプリ
ング位相抽出回路によるシステムのサンプリング位相の
引き込み等が行われる。特に判定帰還形等化器の収束と
サンプリング位相の引き込みは相互干渉し、トレーニン
グ時間の長期化を招く。
の収束や、判定帰還形等化器の収束、さらにはサンプリ
ング位相抽出回路によるシステムのサンプリング位相の
引き込み等が行われる。特に判定帰還形等化器の収束と
サンプリング位相の引き込みは相互干渉し、トレーニン
グ時間の長期化を招く。
【０００６】従来の位相制御方式（文献１ Ｙ．Ｔａｋ
ａｈａｓｈｉ ｅｔ ａｌ．，“Ａｎ ＩＳＤＮ Ｅｃ
ｈｏ Ｃａｎｃｅｌｌｉｎｇ Ｔｒａｎｃｅｉｖｅｒ
Ｃｈｉｐ Ｓｅｔ ｆｏｒ ２Ｂ１Ｑ Ｃｏｄｅｄ Ｕ
−Ｉｎｔｅｒｆａｃｅ”，ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖ０．２４，Ｎ
ｏ．６，ｐｐ．１５９８−１６０４，Ｄｅｃ．１９８
９．）は、図２（ａ）に示すように識別判定器２０７の
入力信号と出力信号の差分信号である残留符号間干渉
と、識別判定器２０７の出力信号である識別結果との相
関信号２２０を累積加算した積分結果２２１を入力とす
るサンプラー２１３と、サンプラー２１３によってサン
プリングされた信号２２２と外部発振器２１７からの出
力信号を入力とする位相制御回路２１６で構成される。
以下、動作について説明する。
ａｈａｓｈｉ ｅｔ ａｌ．，“Ａｎ ＩＳＤＮ Ｅｃ
ｈｏ Ｃａｎｃｅｌｌｉｎｇ Ｔｒａｎｃｅｉｖｅｒ
Ｃｈｉｐ Ｓｅｔ ｆｏｒ ２Ｂ１Ｑ Ｃｏｄｅｄ Ｕ
−Ｉｎｔｅｒｆａｃｅ”，ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖ０．２４，Ｎ
ｏ．６，ｐｐ．１５９８−１６０４，Ｄｅｃ．１９８
９．）は、図２（ａ）に示すように識別判定器２０７の
入力信号と出力信号の差分信号である残留符号間干渉
と、識別判定器２０７の出力信号である識別結果との相
関信号２２０を累積加算した積分結果２２１を入力とす
るサンプラー２１３と、サンプラー２１３によってサン
プリングされた信号２２２と外部発振器２１７からの出
力信号を入力とする位相制御回路２１６で構成される。
以下、動作について説明する。
【０００７】残留符号間干渉と識別結果との相関をとっ
た信号２２０は、加算器２１１とボーレート周期（Ｔ＝
１／８０ｋＨｚ）の遅延器２１２からなる積分器によっ
てＮ回累積加算された信号２２１となる。このＮ回の累
積加算処理は信号２２０を平均化することになる。信号
２２１は、サンプラー２１３によってＮＴ毎にサンプリ
ングされる。ここで遅延器２１２の内部結果はＮＴ毎に
リセット（初期化）されるものとする。サンプラー２１
３によってＮＴ毎にサンプリングされた信号２２２は位
相制御回路２１６に入力される。この位相制御回路はサ
ンプリングされた信号２２２の符号をもとに、システム
の動作クロックであるボーレートクロック（８０ｋＨ
ｚ）の位相を、システムのマスタークロックである外部
発振器（１５．３６ＭＨｚ）の１周期単位（約６５ｎｓ
ｅｃ）でディジタル制御する。ここでＮ（積分回数）
は、位相引き込みの追従性、さらにはジッタの発生量等
を考慮して、６４に設定している。１回の位相更新量を
△τとし、位相制御のアルゴリズムを以下に示す。 １） 信号２２２≧０のとき、△τ＝Ｔ／１９２ （位相を６５ｎｓｅｃだけ進める） ２） 信号２２２＜０のとき、△τ＝−Ｔ／１９２ （位相を６５ｎｓｃだけ遅らせる。） …（１） 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック（８０ｋＨｚ）の１９２倍のシステムク
ロック（１５．３６ＭＨｚ）の１位相幅（６５ｎｓｅ
ｃ）とし、信号２２２の符号によってその制御（進める
か遅らせるか）を行う。
た信号２２０は、加算器２１１とボーレート周期（Ｔ＝
１／８０ｋＨｚ）の遅延器２１２からなる積分器によっ
てＮ回累積加算された信号２２１となる。このＮ回の累
積加算処理は信号２２０を平均化することになる。信号
２２１は、サンプラー２１３によってＮＴ毎にサンプリ
ングされる。ここで遅延器２１２の内部結果はＮＴ毎に
リセット（初期化）されるものとする。サンプラー２１
３によってＮＴ毎にサンプリングされた信号２２２は位
相制御回路２１６に入力される。この位相制御回路はサ
ンプリングされた信号２２２の符号をもとに、システム
の動作クロックであるボーレートクロック（８０ｋＨ
ｚ）の位相を、システムのマスタークロックである外部
発振器（１５．３６ＭＨｚ）の１周期単位（約６５ｎｓ
ｅｃ）でディジタル制御する。ここでＮ（積分回数）
は、位相引き込みの追従性、さらにはジッタの発生量等
を考慮して、６４に設定している。１回の位相更新量を
△τとし、位相制御のアルゴリズムを以下に示す。 １） 信号２２２≧０のとき、△τ＝Ｔ／１９２ （位相を６５ｎｓｅｃだけ進める） ２） 信号２２２＜０のとき、△τ＝−Ｔ／１９２ （位相を６５ｎｓｃだけ遅らせる。） …（１） 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック（８０ｋＨｚ）の１９２倍のシステムク
ロック（１５．３６ＭＨｚ）の１位相幅（６５ｎｓｅ
ｃ）とし、信号２２２の符号によってその制御（進める
か遅らせるか）を行う。
【０００８】前述の動作をトレーニング中、及び通常動
作中に行うことによって受信データより最適なサンプリ
ング位相の抽出が可能となる。しかし、この従来例の位
相制御方式では、サンプリング位相引き込みの際にマス
タークロック（１５．３６ＭＨｚ）の１クロック幅（６
５ｎｓｅｃ）の単位でディジタル的に位相制御している
ため、その位相引き込み時間の長期化を招き、特にウォ
ームスタートモードのトレーニング時間の規格を満たす
場合に問題となる。
作中に行うことによって受信データより最適なサンプリ
ング位相の抽出が可能となる。しかし、この従来例の位
相制御方式では、サンプリング位相引き込みの際にマス
タークロック（１５．３６ＭＨｚ）の１クロック幅（６
５ｎｓｅｃ）の単位でディジタル的に位相制御している
ため、その位相引き込み時間の長期化を招き、特にウォ
ームスタートモードのトレーニング時間の規格を満たす
場合に問題となる。
【０００９】また、この収束時間の長期化を改善した従
来例（文献２ 伊藤他 “可変ステップ位相制御に基づ
いた判定帰還型等化器の高速収束法”、電子情報通信学
会秋季大会、論文誌分冊３、Ｂ−５７２、ｐｐ．３−２
３８、１９９２）を図２（ｂ）に示す。図２（ｂ）はサ
ンプリング位相制御部のみを示す。これはサンプラー２
１３ｂ、遅延器２１４ｂ、加算器２１５ｂ、位相制御回
路２１６ｂ、発振器２１７ｂで構成される。以下、動作
を説明する。
来例（文献２ 伊藤他 “可変ステップ位相制御に基づ
いた判定帰還型等化器の高速収束法”、電子情報通信学
会秋季大会、論文誌分冊３、Ｂ−５７２、ｐｐ．３−２
３８、１９９２）を図２（ｂ）に示す。図２（ｂ）はサ
ンプリング位相制御部のみを示す。これはサンプラー２
１３ｂ、遅延器２１４ｂ、加算器２１５ｂ、位相制御回
路２１６ｂ、発振器２１７ｂで構成される。以下、動作
を説明する。
【００１０】図２（ａ）で説明したように、識別結果と
残留符号間干渉の相関信号は累積加算された後、サンプ
ラー２１３ｂによってＮＴ毎にサンプリングされる。サ
ンプラー２１３ｂでサンプリングされた信号２２２ｂ
は、ＮＴ時間の遅延器２１４ｂに入力される。加算器２
１５ｂは、信号２２２ｂと遅延器２１４ｂでＮＴ時間だ
け遅延された信号との差分信号２２３ｂを出力する。信
号２２２ｂと信号２２３ｂは、位相制御回路２１６ｂに
入力され、この位相制御回路２１６ｂは外部発振器２１
７ｂの出力信号であるマスタークロック（１５．３６Ｍ
Ｈｚ）に基づいてボーレートクロックの位相を制御す
る。即ち、前述の図２（ａ）で示す従来構成では、ボー
レートクロックの位相を信号２２２の符号のみを用いて
制御しているが、図２（ｂ）の構成では信号２２２ｂ
と、前回（ＮＴ時間前）の位相制御信号との差分信号２
２３ｂを用いて位相制御を行っている。１回の位相制御
量を△τとして制御アルゴリズムを以下に示す。 １）信号２２２ｂ≧０且つ、信号２２３ｂ≧０のとき、
△τ＝−２Ｔ／１９２ ２）信号２２２ｂ≧０且つ、信号２２３ｂ＜０のとき、
△τ＝−Ｔ／１９２ ３）信号２２２ｂ＜０且つ、信号２２３ｂ≧０のとき、
△τ＝Ｔ／１９２ ４）信号２２２ｂ＜０且つ、信号２２３ｂ＜０のとき、 △τ＝２Ｔ／１９２…（２） 上記アルゴリズムによって、△τを信号２２２ｂと信号
２２３ｂを用いて適応制御することで最適位相への引き
込み、及び判定帰還形等化器の収束を高速化することが
可能となる。しかし、本位相制御法では収束後の位相制
御においても２ステップ幅の制御（±２／１９２）が行
われるためジッタが増加するという問題がある。
残留符号間干渉の相関信号は累積加算された後、サンプ
ラー２１３ｂによってＮＴ毎にサンプリングされる。サ
ンプラー２１３ｂでサンプリングされた信号２２２ｂ
は、ＮＴ時間の遅延器２１４ｂに入力される。加算器２
１５ｂは、信号２２２ｂと遅延器２１４ｂでＮＴ時間だ
け遅延された信号との差分信号２２３ｂを出力する。信
号２２２ｂと信号２２３ｂは、位相制御回路２１６ｂに
入力され、この位相制御回路２１６ｂは外部発振器２１
７ｂの出力信号であるマスタークロック（１５．３６Ｍ
Ｈｚ）に基づいてボーレートクロックの位相を制御す
る。即ち、前述の図２（ａ）で示す従来構成では、ボー
レートクロックの位相を信号２２２の符号のみを用いて
制御しているが、図２（ｂ）の構成では信号２２２ｂ
と、前回（ＮＴ時間前）の位相制御信号との差分信号２
２３ｂを用いて位相制御を行っている。１回の位相制御
量を△τとして制御アルゴリズムを以下に示す。 １）信号２２２ｂ≧０且つ、信号２２３ｂ≧０のとき、
△τ＝−２Ｔ／１９２ ２）信号２２２ｂ≧０且つ、信号２２３ｂ＜０のとき、
△τ＝−Ｔ／１９２ ３）信号２２２ｂ＜０且つ、信号２２３ｂ≧０のとき、
△τ＝Ｔ／１９２ ４）信号２２２ｂ＜０且つ、信号２２３ｂ＜０のとき、 △τ＝２Ｔ／１９２…（２） 上記アルゴリズムによって、△τを信号２２２ｂと信号
２２３ｂを用いて適応制御することで最適位相への引き
込み、及び判定帰還形等化器の収束を高速化することが
可能となる。しかし、本位相制御法では収束後の位相制
御においても２ステップ幅の制御（±２／１９２）が行
われるためジッタが増加するという問題がある。
【００１１】
【発明が解決しようとする課題】図２（ａ）で示す従来
法では、サンプリング位相引き込みの際にマスタークロ
ック（１５．３６ＭＨｚ）の１クロック幅（６５ｎｓｅ
ｃ）の単位でディジタル的に位相制御しているため、そ
の位相引き込み時間の長期化を招き、特にウォームスタ
ートモードのトレーニング時間の規格を満たす場合に問
題となる。また、これを改善した図２（ｂ）で示す従来
法では、位相引き込みの高速化は可能であるが、収束後
のジッタ量が従来法図２（ａ）に比べて増加する。
法では、サンプリング位相引き込みの際にマスタークロ
ック（１５．３６ＭＨｚ）の１クロック幅（６５ｎｓｅ
ｃ）の単位でディジタル的に位相制御しているため、そ
の位相引き込み時間の長期化を招き、特にウォームスタ
ートモードのトレーニング時間の規格を満たす場合に問
題となる。また、これを改善した図２（ｂ）で示す従来
法では、位相引き込みの高速化は可能であるが、収束後
のジッタ量が従来法図２（ａ）に比べて増加する。
【００１２】前述の位相引き込み時間の長期化は、判定
帰還形等化器の収束性と位相性御回路の引き込み特性に
見られる相互干渉に起因する。即ち、判定帰還形等化器
が収束しない限りは位相制御回路が正常に動作せず、ま
た判定帰還形等化器が収束するためにはある限られた範
囲の位相で動作しなければならない。図４に、トレーニ
ング時の判定帰還形等化器の収束特性をシミュレーショ
ンした結果を示す。判定帰還形等化器として、２２タッ
プのＦＩＲフィルタを用いており、図４において横軸は
ボーレートサンプル時間、縦軸は２２タップの係数２乗
総和を表す。同図は判定帰還形等化器の係数の成長過程
を表すものであり、判定帰還形等化器ガ収束すると係数
２乗総和は平坦な特性となる。同図より、図２（ａ）の
従来法（同図中ａ）では、判定帰還形等化器の収束に約
４４００Ｔ（３８００Ｔ〜８２００ｔ；約５５ｍｓｅ
ｃ）程度を要していることが判る。また、図２（ｂ）の
従来法（同図中ｂ）では、判定帰還形等化器の収束を約
２５００Ｔ（３８００ｔ〜６３００Ｔ；３１ｍｓｅｃ）
に短縮化可能であるが、図５（ａ）、（ｂ）を比較して
判るように収束後のジッタが図２（ａ）の従来法（図５
（ａ）に比べて、図２（ｂ）の従来法（図５（ｂ）の方
が大きくなっていることが判る。
帰還形等化器の収束性と位相性御回路の引き込み特性に
見られる相互干渉に起因する。即ち、判定帰還形等化器
が収束しない限りは位相制御回路が正常に動作せず、ま
た判定帰還形等化器が収束するためにはある限られた範
囲の位相で動作しなければならない。図４に、トレーニ
ング時の判定帰還形等化器の収束特性をシミュレーショ
ンした結果を示す。判定帰還形等化器として、２２タッ
プのＦＩＲフィルタを用いており、図４において横軸は
ボーレートサンプル時間、縦軸は２２タップの係数２乗
総和を表す。同図は判定帰還形等化器の係数の成長過程
を表すものであり、判定帰還形等化器ガ収束すると係数
２乗総和は平坦な特性となる。同図より、図２（ａ）の
従来法（同図中ａ）では、判定帰還形等化器の収束に約
４４００Ｔ（３８００Ｔ〜８２００ｔ；約５５ｍｓｅ
ｃ）程度を要していることが判る。また、図２（ｂ）の
従来法（同図中ｂ）では、判定帰還形等化器の収束を約
２５００Ｔ（３８００ｔ〜６３００Ｔ；３１ｍｓｅｃ）
に短縮化可能であるが、図５（ａ）、（ｂ）を比較して
判るように収束後のジッタが図２（ａ）の従来法（図５
（ａ）に比べて、図２（ｂ）の従来法（図５（ｂ）の方
が大きくなっていることが判る。
【００１３】本発明の目的は、上述の欠点を除去し判定
帰還形等化器の高速収束と、収束後のジッタの抑圧を実
現できるサンプリング制御回路を提供することにある。
帰還形等化器の高速収束と、収束後のジッタの抑圧を実
現できるサンプリング制御回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のサンプリング位相制御回路は、識別判定器
１０７の入力信号と前記識別判定器１０７の出力信号の
差分信号である残留符号間干渉と、前記識別判定器１０
７の出力信号の相関信号１２０の積分結果である信号１
２１を入力とするサンプラー１１３と、前記サンプラー
１１３によりサンプリングされた信号１２２を入力とす
る遅延器１１４と、前記サンプラー１１３によりサンプ
リングされた信号１２２から前記遅延器１１４の出力信
号を差し引く加算器１１５と、前記サンプラー１１３に
よりサンプリングされた信号１２２と、前記加算器１１
５の出力信号１２３を入力とし、さらに外部発振器１１
７からの信号を入力とする位相制御回路１１６と、前記
位相制御回路１１６出力を入力とし、この位相制御回路
内の位相制御量を制御するジッタ抑圧の手段１１９を備
えている。
に、本発明のサンプリング位相制御回路は、識別判定器
１０７の入力信号と前記識別判定器１０７の出力信号の
差分信号である残留符号間干渉と、前記識別判定器１０
７の出力信号の相関信号１２０の積分結果である信号１
２１を入力とするサンプラー１１３と、前記サンプラー
１１３によりサンプリングされた信号１２２を入力とす
る遅延器１１４と、前記サンプラー１１３によりサンプ
リングされた信号１２２から前記遅延器１１４の出力信
号を差し引く加算器１１５と、前記サンプラー１１３に
よりサンプリングされた信号１２２と、前記加算器１１
５の出力信号１２３を入力とし、さらに外部発振器１１
７からの信号を入力とする位相制御回路１１６と、前記
位相制御回路１１６出力を入力とし、この位相制御回路
内の位相制御量を制御するジッタ抑圧の手段１１９を備
えている。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示すブロック図
である。図において、デジタル加入者線伝送システム
は、加入者線路１０１、ハイブリッドトランス１０２、
アナログ・ディジタル変換器１０３、エコーキャンセラ
１０４、加算器１０５、線路等化器１０６、識別判定器
１０７、加算器１０８、遅延器１０９、掛け算器１１
０、加算器１１１、遅延器１１２、サンプラー１１３、
遅延器１１４、加算器１１５、位相制御回路１１６、発
振器１１７、判定帰還形等化器１１８、ジッタ抑圧の手
段１１９から構成されている。以下、動作について説明
する。
である。図において、デジタル加入者線伝送システム
は、加入者線路１０１、ハイブリッドトランス１０２、
アナログ・ディジタル変換器１０３、エコーキャンセラ
１０４、加算器１０５、線路等化器１０６、識別判定器
１０７、加算器１０８、遅延器１０９、掛け算器１１
０、加算器１１１、遅延器１１２、サンプラー１１３、
遅延器１１４、加算器１１５、位相制御回路１１６、発
振器１１７、判定帰還形等化器１１８、ジッタ抑圧の手
段１１９から構成されている。以下、動作について説明
する。
【００１７】図２（ａ）にも示したように、従来法と同
様に識別等化器１０７の入出力信号の差分信号である残
留符号間干渉を遅延器１０９でボーレートクロック（８
０ｋＨｚ）の１タイムスロット分遅延させる。掛け算器
１１０は識別判定器１０７の出力信号と残留符号間干渉
との相関をとる。相関信号１２０は、加算器１１１と遅
延器１１２からなる積分器によって累積加算される。累
積加算された信号１２１は、サンプラー１１３によって
ＮＴ毎にサンプリングされる。また、ＮＴ毎のサンプリ
ングと同時に遅延器１１２に累積加算された信号もリセ
ットされる。ここで、Ｎは積分回数を表し、従来法と同
様に６４に設定している。サンプラー１１３でサンプリ
ングされた信号１２２は、ＮＴ時間の遅延器１１４に入
力される。加算器１１５は、信号１２２と遅延器１１４
でＮＴ時間だけ遅延された信号との差分信号１２３を出
力する。信号１２２と信号１２３は、位相制御回路１１
６に入力され、この位相制御回路１１６は外部発振器１
１７の出力信号である１５．３６ＭＨｚのマスタークロ
ックに基づいてボーレートクロックの位相を制御する。
図２（ｂ）と同様に１回の位相制御量を△τとし、制御
アルゴリズムを以下に示す。 １）信号１２２≧０且つ、信号１２３≧０のとき、△τ
＝−２Ｔ／１９２ ２）信号１２２≧０且つ、信号１２３＜０のとき、△τ
＝−Ｔ／１９２ ３）信号１２２＜０且つ、信号１２３≧０のとき、△τ
＝Ｔ／１９２ ４）信号１２２＜０且つ、信号１２３＜０のとき、 △τ＝２Ｔ／１９２…（３） ここで、Ｔはボーレート周期（１／８０ｋＨｚ）を表
し、システムクロック（１５．３６ＭＨｚ）に対して１
９２倍の周期を持つ。即ち、位相制御においては、図２
（ｂ）と同様の制御を行う。
様に識別等化器１０７の入出力信号の差分信号である残
留符号間干渉を遅延器１０９でボーレートクロック（８
０ｋＨｚ）の１タイムスロット分遅延させる。掛け算器
１１０は識別判定器１０７の出力信号と残留符号間干渉
との相関をとる。相関信号１２０は、加算器１１１と遅
延器１１２からなる積分器によって累積加算される。累
積加算された信号１２１は、サンプラー１１３によって
ＮＴ毎にサンプリングされる。また、ＮＴ毎のサンプリ
ングと同時に遅延器１１２に累積加算された信号もリセ
ットされる。ここで、Ｎは積分回数を表し、従来法と同
様に６４に設定している。サンプラー１１３でサンプリ
ングされた信号１２２は、ＮＴ時間の遅延器１１４に入
力される。加算器１１５は、信号１２２と遅延器１１４
でＮＴ時間だけ遅延された信号との差分信号１２３を出
力する。信号１２２と信号１２３は、位相制御回路１１
６に入力され、この位相制御回路１１６は外部発振器１
１７の出力信号である１５．３６ＭＨｚのマスタークロ
ックに基づいてボーレートクロックの位相を制御する。
図２（ｂ）と同様に１回の位相制御量を△τとし、制御
アルゴリズムを以下に示す。 １）信号１２２≧０且つ、信号１２３≧０のとき、△τ
＝−２Ｔ／１９２ ２）信号１２２≧０且つ、信号１２３＜０のとき、△τ
＝−Ｔ／１９２ ３）信号１２２＜０且つ、信号１２３≧０のとき、△τ
＝Ｔ／１９２ ４）信号１２２＜０且つ、信号１２３＜０のとき、 △τ＝２Ｔ／１９２…（３） ここで、Ｔはボーレート周期（１／８０ｋＨｚ）を表
し、システムクロック（１５．３６ＭＨｚ）に対して１
９２倍の周期を持つ。即ち、位相制御においては、図２
（ｂ）と同様の制御を行う。
【００１８】ジッタ抑圧手段１１９は、位相制御量を監
視し、例えば収束過程の位相制御量にＭ回連続してＴ／
１９２（または、−Ｔ／１９２）が続いた場合に、それ
以降の位相制御量を上述のアルゴリズム（（３）式）に
従わずに、±Ｔ／１９２の最小制御量に固定する。ここ
に、Ｍは整数である。または、Ｍサンプル前の位相と、
現在の位相を比較し、これが一致した場合に、前述の方
法と同様にそれ以降の位相制御量を最小量（±Ｔ／１９
２）に固定することでジッタの抑圧が実現できる。従っ
て、これら何れかの制御により、収束後のジッタを図５
（ａ）に示すように最小限に抑えることが可能となる。
視し、例えば収束過程の位相制御量にＭ回連続してＴ／
１９２（または、−Ｔ／１９２）が続いた場合に、それ
以降の位相制御量を上述のアルゴリズム（（３）式）に
従わずに、±Ｔ／１９２の最小制御量に固定する。ここ
に、Ｍは整数である。または、Ｍサンプル前の位相と、
現在の位相を比較し、これが一致した場合に、前述の方
法と同様にそれ以降の位相制御量を最小量（±Ｔ／１９
２）に固定することでジッタの抑圧が実現できる。従っ
て、これら何れかの制御により、収束後のジッタを図５
（ａ）に示すように最小限に抑えることが可能となる。
【００１９】図６は位相制御回路１１６の一例を示す回
路図である。
路図である。
【００２０】１ビット識別器５０１、５０２は、各々位
相制御信号１２２、１２３の符号を判定する。その結果
５０３、５０４を用いて、位相制御更新量＋ジッタ抑圧
手段５０５は、分周器５０６に対して位相制御をかけ
る。制御アルゴリズムは、式（３）のように行なわれ
る。
相制御信号１２２、１２３の符号を判定する。その結果
５０３、５０４を用いて、位相制御更新量＋ジッタ抑圧
手段５０５は、分周器５０６に対して位相制御をかけ
る。制御アルゴリズムは、式（３）のように行なわれ
る。
【００２１】分周器（カウンタ）５０６は、発振器１１
７からの信号（１５．３６ＭＨｚ）を入力し、これを分
周することでサンプリングクロック５０８（８０ｋＨ
ｚ）を得る。但し、高速収束を実現するためにトレーニ
ング中には、５０７をその入力制御信号として、サンプ
リングクロック５０８の位相シフト量（クロックパルス
幅）を±Ｔ／１９２、または２Ｔ／１９２の幅で適応制
御する。（Ｔ；ボーレートクロック 一周期幅１２．５
［μｓｅｃ］）ジッタ抑圧手段５０５としては、以下に
示す２通りの方法が考えられる。 （１）トレーニング中の位相更新量が、最小幅（±Ｔ／
１９２）となる場合をカウントし、これがＭ回（Ｍは正
の整数）を越えた場合に、式（３）に従っていた適応制
御をやめ、±２Ｔ／１９２の幅での制御も最小幅（±Ｔ
／１９２）に固定する。 （２）トレーニング中に絶対位相の比較を行い、Ｌサン
プル前の位相と現在の位相が一致した場合に（１）と同
様にそれ以降の位相制御量を最小幅に固定する。
７からの信号（１５．３６ＭＨｚ）を入力し、これを分
周することでサンプリングクロック５０８（８０ｋＨ
ｚ）を得る。但し、高速収束を実現するためにトレーニ
ング中には、５０７をその入力制御信号として、サンプ
リングクロック５０８の位相シフト量（クロックパルス
幅）を±Ｔ／１９２、または２Ｔ／１９２の幅で適応制
御する。（Ｔ；ボーレートクロック 一周期幅１２．５
［μｓｅｃ］）ジッタ抑圧手段５０５としては、以下に
示す２通りの方法が考えられる。 （１）トレーニング中の位相更新量が、最小幅（±Ｔ／
１９２）となる場合をカウントし、これがＭ回（Ｍは正
の整数）を越えた場合に、式（３）に従っていた適応制
御をやめ、±２Ｔ／１９２の幅での制御も最小幅（±Ｔ
／１９２）に固定する。 （２）トレーニング中に絶対位相の比較を行い、Ｌサン
プル前の位相と現在の位相が一致した場合に（１）と同
様にそれ以降の位相制御量を最小幅に固定する。
【００２２】（１）による方法を図７に示す。
【００２３】入力制御信号、５０３、５０４の符号によ
り位相更新量５０７が決定される。６１０〜６１３は、
位相更新量を制御する信号であり、６０２〜６０７の論
理回路で生成される。制御信号６１０〜６１３と、式
（３）との対応を示す。 １）信号１２２（５０３）≧０ 且つ１２３（５０４）
≧０、即ち６１０≧０のとき、△τ＝−２Ｔ／１９２；
次回カウンタ値１９０ ２）信号１２２（５０３）≧０ 且つ１２３（５０４）
＜０、即ち６１２≧０のとき、△τ＝−Ｔ／１９２；次
回カウンタ値１９１ ３）信号１２２（５０３）＜０ 且つ１２３（５０４）
≧０、即ち６１３≧０のとき、△τ＝Ｔ／１９２；次回
カウンタ値１９３ ４）信号１２２（５０３）≧０ 且つ１２３（５０４）
＜０、即ち６１１≧０のとき、△τ＝２Ｔ／１９２；次
回カウンタ値１９４ ６１０〜６１３のＨｉｇｈ出力で、メモリ６０８に格納
された、各々に対応したカウンタ値を読みだすことで上
記制御が可能になる。
り位相更新量５０７が決定される。６１０〜６１３は、
位相更新量を制御する信号であり、６０２〜６０７の論
理回路で生成される。制御信号６１０〜６１３と、式
（３）との対応を示す。 １）信号１２２（５０３）≧０ 且つ１２３（５０４）
≧０、即ち６１０≧０のとき、△τ＝−２Ｔ／１９２；
次回カウンタ値１９０ ２）信号１２２（５０３）≧０ 且つ１２３（５０４）
＜０、即ち６１２≧０のとき、△τ＝−Ｔ／１９２；次
回カウンタ値１９１ ３）信号１２２（５０３）＜０ 且つ１２３（５０４）
≧０、即ち６１３≧０のとき、△τ＝Ｔ／１９２；次回
カウンタ値１９３ ４）信号１２２（５０３）≧０ 且つ１２３（５０４）
＜０、即ち６１１≧０のとき、△τ＝２Ｔ／１９２；次
回カウンタ値１９４ ６１０〜６１３のＨｉｇｈ出力で、メモリ６０８に格納
された、各々に対応したカウンタ値を読みだすことで上
記制御が可能になる。
【００２４】検出器６０９は、前述の位相制御更新量が
最小値（±Ｔ／１９２；カウンタ値１９１ｏｒ１９３）
となる場合をカウントし、これがＭ回になると同時にそ
れ以降の位相更新量を最小値に固定する。Ｍの値として
は、２または３程度でよい。
最小値（±Ｔ／１９２；カウンタ値１９１ｏｒ１９３）
となる場合をカウントし、これがＭ回になると同時にそ
れ以降の位相更新量を最小値に固定する。Ｍの値として
は、２または３程度でよい。
【００２５】次に、（２）の例について示す。
【００２６】（２）の場合には、検出器６０９は位相を
検出する。トレーニング中のＬサンプル前の位相が、現
在の位相と一致した場合に、（１）と同様にそれ以降の
位相更新量を最小幅に固定するよう制御する。Ｌの値と
しては、５程度でよい。
検出する。トレーニング中のＬサンプル前の位相が、現
在の位相と一致した場合に、（１）と同様にそれ以降の
位相更新量を最小幅に固定するよう制御する。Ｌの値と
しては、５程度でよい。
【００２７】
【発明の効果】以上説明したように、本発明はトレーニ
ング中のボーレートクロックの位相引き込みの際に、判
定帰還形等化器が収束する過程の位相制御量を、残留符
号間干渉量を用いて適応制御し、且つ、その位相制御量
を監視しこれを切り換える（適応制御）ことによって、
判定帰還形等化器の収束、ボーレートクロックの位相引
き込みの高速化、及び収束後のジッタの抑圧を実現する
ことができる。
ング中のボーレートクロックの位相引き込みの際に、判
定帰還形等化器が収束する過程の位相制御量を、残留符
号間干渉量を用いて適応制御し、且つ、その位相制御量
を監視しこれを切り換える（適応制御）ことによって、
判定帰還形等化器の収束、ボーレートクロックの位相引
き込みの高速化、及び収束後のジッタの抑圧を実現する
ことができる。
【図１】本発明の一実施例のブロック図。
【図２】（ａ）、（ｂ）は従来構成のブロック図。
【図３】エコーキャンセラを用いたディジタル加入者線
伝送システムの構成を表す簡略図。
伝送システムの構成を表す簡略図。
【図４】従来法、及び本発明による構成法による判定帰
還形等化器の内部構成要素である２２タップＦＩＲフィ
ルタの各係数２乗総和のシミュレーション結果を示す
図。
還形等化器の内部構成要素である２２タップＦＩＲフィ
ルタの各係数２乗総和のシミュレーション結果を示す
図。
【図５】（ａ）、（ｂ）は、従来法による収束後のジッ
タ量を示すシミュレーション結果を示す図。
タ量を示すシミュレーション結果を示す図。
【図６】位相制御回路の一例を示すブロック図。
【図７】ジッタ抑圧手段の一例を示すブロック図。
１０２ ハイブリッドトランス １０３ アナログ・ディジタル変換器 １０４ エコーキャンセラ １０６ 線路等化器 １０７ 識別判定器 １００ サンプリング位相制御回路 １１６ 位相制御回路 １１９ ジッタ抑圧手段
Claims (1)
- 【請求項１】 ボーレートサンプリングされたデータよ
り最適サンプリング位相を抽出する位相制御方式におい
て、識別判定器の入力信号と前記識別判定器の出力信号
の差分信号である残留符号間干渉と、前記識別判定器の
出力信号の相関信号の積分結果である信号を入力とする
サンプラーと、前記サンプラーによりサンプリングされ
た信号を入力とする遅延器と、前記サンプラーによりサ
ンプリングされた信号から前記遅延器の出力信号を差し
引く加算器と、前記サンプラーによりサンプリングされ
た信号と、前記加算器の出力信号を入力とし、さらに外
部発振器からの信号を入力とする位相制御回路と、前記
位相制御回路出力を入力とし、この位相制御回路内の位
相制御量を制御するジッタ抑圧手段を備えることを特徴
とするサンプリング位相制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337684A JP2967684B2 (ja) | 1993-12-28 | 1993-12-28 | サンプリング位相制御回路 |
| US08/365,197 US5485113A (en) | 1993-12-28 | 1994-12-28 | Jitter-compensated sampling phase control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337684A JP2967684B2 (ja) | 1993-12-28 | 1993-12-28 | サンプリング位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202972A true JPH07202972A (ja) | 1995-08-04 |
| JP2967684B2 JP2967684B2 (ja) | 1999-10-25 |
Family
ID=18310995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337684A Expired - Lifetime JP2967684B2 (ja) | 1993-12-28 | 1993-12-28 | サンプリング位相制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5485113A (ja) |
| JP (1) | JP2967684B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460207B1 (ko) * | 2002-10-16 | 2004-12-08 | 학교법인 포항공과대학교 | 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용한 수신기 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002279A (en) * | 1997-10-24 | 1999-12-14 | G2 Networks, Inc. | Clock recovery circuit |
| US6104732A (en) * | 1997-10-24 | 2000-08-15 | G-2 Networks, Inc. | Integrated signal routing circuit |
| US7127017B1 (en) | 2002-07-19 | 2006-10-24 | Rambus, Inc. | Clock recovery circuit with second order digital filter |
| US7126435B2 (en) * | 2003-09-23 | 2006-10-24 | Rambus Inc. | Voltage controlled oscillator amplitude control circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145704A (en) * | 1977-01-28 | 1979-03-20 | Ampex Corporation | Television subcarrier phase correction for color field sequencing |
| US4616252A (en) * | 1984-07-16 | 1986-10-07 | Rca Corporation | Sampled color difference signal processing system having a quadrature distortion reduction differentiator |
| DE4207045C2 (de) * | 1992-03-06 | 1996-07-25 | Bruker Medizintech | Digitales Frequenzerzeugungsgerät |
-
1993
- 1993-12-28 JP JP5337684A patent/JP2967684B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-28 US US08/365,197 patent/US5485113A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460207B1 (ko) * | 2002-10-16 | 2004-12-08 | 학교법인 포항공과대학교 | 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용한 수신기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5485113A (en) | 1996-01-16 |
| JP2967684B2 (ja) | 1999-10-25 |
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| KR0136370Y1 (ko) | 결정귀환 등화기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |