JP2812167B2 - 信号処理回路 - Google Patents
信号処理回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、有線通信装置の二線四
線変換回路に利用する。本発明は例えばディジタル加入
者線装置に利用する。本発明はエコーキャンセラを用い
てエコーを除去するように構成された二線四線変換回路
の受信側回路に利用する。本発明はディジタル・レベル
で信号処理を実行し、エコーキャンセラによりエコーを
抑制した受信出力の信号処理に関する。特に、トレーニ
ング信号を用いてトレーニングを実行中に、エコーキャ
ンセラの出力に加減算するための信号を発生する判定帰
還型等化器の収束時間を短縮する技術に関する。
線変換回路に利用する。本発明は例えばディジタル加入
者線装置に利用する。本発明はエコーキャンセラを用い
てエコーを除去するように構成された二線四線変換回路
の受信側回路に利用する。本発明はディジタル・レベル
で信号処理を実行し、エコーキャンセラによりエコーを
抑制した受信出力の信号処理に関する。特に、トレーニ
ング信号を用いてトレーニングを実行中に、エコーキャ
ンセラの出力に加減算するための信号を発生する判定帰
還型等化器の収束時間を短縮する技術に関する。
【０００２】
【従来の技術】図２はエコーキャンセラを用いたディジ
タル加入者線伝送システムの要部の構成例を示すブロッ
ク図である。このシステムは送信回路２６、ディジタル
・アナログ変換器２５、ハイブリッドトランス２、加入
者線路１、アナログ・ディジタル変換器３、エコーキャ
ンセラ４、演算回路５、識別判定器７、サンプリング位
相抽出回路２７、および判定帰還型等化器１８を備えて
いる。このような構成のシステムでは、全二重通信状態
になる前にシステムのセットアップモードとしてトレー
ニング期間が設けられており、システムのフルリセット
状態からの立ち上げであるコールドスタートと、加入者
線路１の状態を保持した状態からの立ち上げであるウオ
ームスタートの二つに分けられる。
タル加入者線伝送システムの要部の構成例を示すブロッ
ク図である。このシステムは送信回路２６、ディジタル
・アナログ変換器２５、ハイブリッドトランス２、加入
者線路１、アナログ・ディジタル変換器３、エコーキャ
ンセラ４、演算回路５、識別判定器７、サンプリング位
相抽出回路２７、および判定帰還型等化器１８を備えて
いる。このような構成のシステムでは、全二重通信状態
になる前にシステムのセットアップモードとしてトレー
ニング期間が設けられており、システムのフルリセット
状態からの立ち上げであるコールドスタートと、加入者
線路１の状態を保持した状態からの立ち上げであるウオ
ームスタートの二つに分けられる。
【０００３】これら、２モードのトレーニング時間は独
立に設定されており、ＡＮＳＩ（American National St
andards Institute ）規格では、コールドスタートを１
５sec 以内、ウオームスタートを３００msec以内に決め
ている。トレーニング期間中は、エコーキャンセラ４の
収束、判定帰還型等化器１８の収束、さらにはサンプリ
ング位相抽出回路２７によるシステムのサンプリング位
相の引き込みが行われる。特に判定帰還型等化器１８の
収束とサンプリング位相の引き込みは相互干渉してトレ
ーニング時間の長期化を招く。
立に設定されており、ＡＮＳＩ（American National St
andards Institute ）規格では、コールドスタートを１
５sec 以内、ウオームスタートを３００msec以内に決め
ている。トレーニング期間中は、エコーキャンセラ４の
収束、判定帰還型等化器１８の収束、さらにはサンプリ
ング位相抽出回路２７によるシステムのサンプリング位
相の引き込みが行われる。特に判定帰還型等化器１８の
収束とサンプリング位相の引き込みは相互干渉してトレ
ーニング時間の長期化を招く。
【０００４】位相を制御する手段としては、図３に示す
ように識別判定器７の入力信号と出力信号との差分信号
である残留符号間干渉、および識別判定器７の出力信号
である識別結果の相関信号２０を累積加算した積分結果
２１を入力とするサンプリング手段１３と、このサンプ
リング手段１３によってサンプリングされた信号２２と
外部発振器１７からの出力信号を入力とする位相制御回
路１９とにより構成される。
ように識別判定器７の入力信号と出力信号との差分信号
である残留符号間干渉、および識別判定器７の出力信号
である識別結果の相関信号２０を累積加算した積分結果
２１を入力とするサンプリング手段１３と、このサンプ
リング手段１３によってサンプリングされた信号２２と
外部発振器１７からの出力信号を入力とする位相制御回
路１９とにより構成される。
【０００５】次に、このように構成された従来例の動作
について説明する。
について説明する。
【０００６】残留符号間干渉と識別結果との相関をとっ
た信号２０は、演算回路１１とボーレート周期（Ｔ＝１
／８０ｋＨｚ）の遅延器１２からなる積分器によってＮ
回累積加算された信号２１となる。このＮ回の累積加算
処理は信号２０を平均化することになる。信号２１はサ
ンプリング手段１３によってＮＴ毎にサンプリングされ
る。
た信号２０は、演算回路１１とボーレート周期（Ｔ＝１
／８０ｋＨｚ）の遅延器１２からなる積分器によってＮ
回累積加算された信号２１となる。このＮ回の累積加算
処理は信号２０を平均化することになる。信号２１はサ
ンプリング手段１３によってＮＴ毎にサンプリングされ
る。
【０００７】ここで、遅延器１２の内部結果はＮＴ毎に
リセット（初期化）されるものとすると、サンプリング
手段１３によってＮＴ毎にサンプリングされた信号２２
は位相制御回路１９に入力される。この位相制御回路１
９はサンプリングされた信号２２の符号をもとに、シス
テムの動作クロックであるボーレートクロック（８０ｋ
Ｈｚ）の位相システムのマスタークロックである外部発
振器１７（１５．３６ＭＨｚ）の１周期（約６５nsec）
でディジタル制御する。
リセット（初期化）されるものとすると、サンプリング
手段１３によってＮＴ毎にサンプリングされた信号２２
は位相制御回路１９に入力される。この位相制御回路１
９はサンプリングされた信号２２の符号をもとに、シス
テムの動作クロックであるボーレートクロック（８０ｋ
Ｈｚ）の位相システムのマスタークロックである外部発
振器１７（１５．３６ＭＨｚ）の１周期（約６５nsec）
でディジタル制御する。
【０００８】この例の場合、Ｎ（積分回数）は位相引き
込みの追従性、さらにはジッタの発生量などを考慮して
６４に設定されている。１回の位相更新量をΔτとした
ときの位相制御のアルゴリズムは、 １） 信号２２≧０のとき、Δτ＝−Ｔ／１９２ （位相を６５nsecだけ遅らせる） ２） 信号２２＜０のとき、Δτ＝Ｔ／１９２ （位相を６５nsecだけ進める） 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック（８０ｋＨｚ）の１９２倍のシステムク
ロック（１５．３６ＭＨｚ）の１位相幅（６５nsec）と
し、信号２２の符号によってその制御（進めるか、遅ら
せるか）を行う。前述の動作をトレーニング中、および
通常動作中に行うことによって受信データより最適なサ
ンプリング位相の抽出が可能となる。
込みの追従性、さらにはジッタの発生量などを考慮して
６４に設定されている。１回の位相更新量をΔτとした
ときの位相制御のアルゴリズムは、 １） 信号２２≧０のとき、Δτ＝−Ｔ／１９２ （位相を６５nsecだけ遅らせる） ２） 信号２２＜０のとき、Δτ＝Ｔ／１９２ （位相を６５nsecだけ進める） 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック（８０ｋＨｚ）の１９２倍のシステムク
ロック（１５．３６ＭＨｚ）の１位相幅（６５nsec）と
し、信号２２の符号によってその制御（進めるか、遅ら
せるか）を行う。前述の動作をトレーニング中、および
通常動作中に行うことによって受信データより最適なサ
ンプリング位相の抽出が可能となる。
【０００９】図４は、判定帰還型等化器の構成例を示し
たものである。判定帰還型等化器４１７は、Ｍ個のタッ
プ係数からなるディジタルＦＩＲフィルタで構成され
る。同図中、４１１と４１４は乗算器、４１２と４１５
は加算器、４１３と４１６は遅延器である。乗算器４１
１、加算器４１２、遅延器４１３、乗算器４１４でＦＩ
Ｒフィルタの１タップが構成されている。このように構
成された判定帰還型等化器は、識別判定器の出力結果で
ある識別結果４０１と、その内部係数の収束のため符号
間干渉４０２を乗算器４１０により重み係数４０３（ス
テップサイズα）倍した信号とを入力としている。従
来、トレーニング期間中、判定帰還型等化器内部のディ
ジタルフィルタ部の係数は、例えば２の−１０乗などの
固定の重み係数（ステップサイズ）でトレーニングされ
ている。
たものである。判定帰還型等化器４１７は、Ｍ個のタッ
プ係数からなるディジタルＦＩＲフィルタで構成され
る。同図中、４１１と４１４は乗算器、４１２と４１５
は加算器、４１３と４１６は遅延器である。乗算器４１
１、加算器４１２、遅延器４１３、乗算器４１４でＦＩ
Ｒフィルタの１タップが構成されている。このように構
成された判定帰還型等化器は、識別判定器の出力結果で
ある識別結果４０１と、その内部係数の収束のため符号
間干渉４０２を乗算器４１０により重み係数４０３（ス
テップサイズα）倍した信号とを入力としている。従
来、トレーニング期間中、判定帰還型等化器内部のディ
ジタルフィルタ部の係数は、例えば２の−１０乗などの
固定の重み係数（ステップサイズ）でトレーニングされ
ている。
【００１０】
【発明が解決しようとする課題】上述のように従来か
ら、識別判定器７の入力および出力の差分を周期Ｔ（ボ
ーレート周期）だけ遅延させた信号と前記識別判定器７
の出力との相関信号２０をＮ回にわたり積分した積分信
号２１を周期ＮＴ毎にサンプリングするサンプリング手
段１３を設け、このサンプリング手段１３の出力信号２
２により位相制御回路を制御し、サンプリング周期ＮＴ
の位相をシステムクロック（１５・３６ＭＨｚ）の１位
相幅（約６５nsec）づつずらす技術はあったが、判定帰
還型等化器１８はトレーニング時間中も固定であった。
ら、識別判定器７の入力および出力の差分を周期Ｔ（ボ
ーレート周期）だけ遅延させた信号と前記識別判定器７
の出力との相関信号２０をＮ回にわたり積分した積分信
号２１を周期ＮＴ毎にサンプリングするサンプリング手
段１３を設け、このサンプリング手段１３の出力信号２
２により位相制御回路を制御し、サンプリング周期ＮＴ
の位相をシステムクロック（１５・３６ＭＨｚ）の１位
相幅（約６５nsec）づつずらす技術はあったが、判定帰
還型等化器１８はトレーニング時間中も固定であった。
【００１１】したがって、トレーニング時間が長期化す
ることになっていた。特に、ウオームスタートモードの
トレーニング時間の規格（３００msec）を満たすことが
むつかしい状態であった。
ることになっていた。特に、ウオームスタートモードの
トレーニング時間の規格（３００msec）を満たすことが
むつかしい状態であった。
【００１２】本発明は上記技術を用いて、判定帰還型等
化器１８の立ち上がり時に、その重み係数α（ステップ
サイズ）を適応的に設定しようとするものである。すな
わち、本発明は、判定帰還型等化器１８のトレーニング
時間を短縮することを目的とする。本発明はトレーニン
グ時間の米国規格（３００msec）を常に満足させること
ができる信号処理装置を提供することを目的とする。
化器１８の立ち上がり時に、その重み係数α（ステップ
サイズ）を適応的に設定しようとするものである。すな
わち、本発明は、判定帰還型等化器１８のトレーニング
時間を短縮することを目的とする。本発明はトレーニン
グ時間の米国規格（３００msec）を常に満足させること
ができる信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、従来からトレ
ーニング時間中も外部から制御されていない判定帰還型
等化器（１８）の係数αを識別判定器（７）の入力およ
び出力の値から適応的に設定して、その収束時間を短縮
するものである。
ーニング時間中も外部から制御されていない判定帰還型
等化器（１８）の係数αを識別判定器（７）の入力およ
び出力の値から適応的に設定して、その収束時間を短縮
するものである。
【００１４】本発明は、ディジタル・レベルの二線四線
変換回路の四線受信回路に設けられ、エコーキャンセラ
（４）の出力を減算する演算回路（５）と、この演算回
路（５）の出力に設けられた識別判定器（７）と、この
識別判定器（７）の入力および出力をその入力とし前記
演算回路（５）に加減算出力を与える判定帰還型等化器
（１８）とを備えた信号処理回路において、前記識別判
定器（７）の入力および出力の差分を周期Ｔ（ボーレー
ト周期）だけ遅延させた信号と前記識別判定器（７）の
出力との相関信号（２０）をＮ回にわたり積分した積分
信号（２１）を周期ＮＴ毎にサンプリングする手段（１
３）と、このサンプリングする手段の出力信号とこのサ
ンプリングする手段の出力信号を時間ＮＴにわたり遅延
させた信号との差分を演算する回路（１５）と、この差
分を演算する回路（１５）の出力と前記サンプリングす
る手段（１３）の出力信号とを二つの入力とし前記判定
帰還型等化器（１８）の重み係数αを選択する係数選択
回路（１６）とを備えたことを特徴とする。
変換回路の四線受信回路に設けられ、エコーキャンセラ
（４）の出力を減算する演算回路（５）と、この演算回
路（５）の出力に設けられた識別判定器（７）と、この
識別判定器（７）の入力および出力をその入力とし前記
演算回路（５）に加減算出力を与える判定帰還型等化器
（１８）とを備えた信号処理回路において、前記識別判
定器（７）の入力および出力の差分を周期Ｔ（ボーレー
ト周期）だけ遅延させた信号と前記識別判定器（７）の
出力との相関信号（２０）をＮ回にわたり積分した積分
信号（２１）を周期ＮＴ毎にサンプリングする手段（１
３）と、このサンプリングする手段の出力信号とこのサ
ンプリングする手段の出力信号を時間ＮＴにわたり遅延
させた信号との差分を演算する回路（１５）と、この差
分を演算する回路（１５）の出力と前記サンプリングす
る手段（１３）の出力信号とを二つの入力とし前記判定
帰還型等化器（１８）の重み係数αを選択する係数選択
回路（１６）とを備えたことを特徴とする。
【００１５】前記係数選択回路は前記二つの入力をアド
レスとして係数値があらかじめ記憶されたＲＯＭとする
ことができる。
レスとして係数値があらかじめ記憶されたＲＯＭとする
ことができる。
【００１６】
【作用】二線四線変換回路の受信側には符号判定用の識
別判定器（７）が設けられている。この識別判定器
（７）の入力と出力との差分は残留符号間干渉に相当す
る。判定帰還型等化器（１８）はその出力をエコーキャ
ンセラ出力に加減算して、この残留符号間干渉を小さく
する。これはトレーニング時間にトレーニング信号によ
り自律的に制御が行われ、トレーニング時間の終了とと
もにそのパラメタが固定される。
別判定器（７）が設けられている。この識別判定器
（７）の入力と出力との差分は残留符号間干渉に相当す
る。判定帰還型等化器（１８）はその出力をエコーキャ
ンセラ出力に加減算して、この残留符号間干渉を小さく
する。これはトレーニング時間にトレーニング信号によ
り自律的に制御が行われ、トレーニング時間の終了とと
もにそのパラメタが固定される。
【００１７】ここで本発明の装置では、そのトレーニン
グ時間にこの判定帰還型等化器のパラメタ設定を識別判
定器（７）の入力および出力から別途演算し、その結果
を用いて適応的に設定し、実際に自律的に制御すること
になる範囲を狭くし、トレーニング信号を用いて収束さ
せる時間を短縮させる。
グ時間にこの判定帰還型等化器のパラメタ設定を識別判
定器（７）の入力および出力から別途演算し、その結果
を用いて適応的に設定し、実際に自律的に制御すること
になる範囲を狭くし、トレーニング信号を用いて収束さ
せる時間を短縮させる。
【００１８】すなわち、前記残留符号間干渉を表す識別
判定器（７）の入力および出力の差分を遅延回路（９）
によりポーレート周期Ｔだけ遅延させ、これと識別判定
器（７）の出力との相関をとる（１０）。この相関値を
さらに周期Ｔだけ遅延させた信号とＮ回加算してこの相
関値のＮＴ時間にわたる積分値を演算する。この積分値
は周期ＮＴでサンプリングされる。サンプリングされた
直後にこの積分値はリセットされる。
判定器（７）の入力および出力の差分を遅延回路（９）
によりポーレート周期Ｔだけ遅延させ、これと識別判定
器（７）の出力との相関をとる（１０）。この相関値を
さらに周期Ｔだけ遅延させた信号とＮ回加算してこの相
関値のＮＴ時間にわたる積分値を演算する。この積分値
は周期ＮＴでサンプリングされる。サンプリングされた
直後にこの積分値はリセットされる。
【００１９】このサンプリングされた積分値と、さらに
その時間ＮＴ前のサンプリングされた値との差分を演算
する（１５）。この差分と前記サンプリングされた積分
値とは時間ＮＴの間の変化を表すことになる。例えばＮ
を１６、Ｔを１／８０ｋＨｚとするとＮＴは０．２msec
である。この時間の変化に対応して判定帰還型等化器
（１８）の重み係数（ステップサイズ）αを選定する。
これは係数選択回路に二つの入力に対応するアドレスに
あらかじめテーブルとして書き込まれたＲＯＭを利用す
ることにより直ちに読出すことができる。
その時間ＮＴ前のサンプリングされた値との差分を演算
する（１５）。この差分と前記サンプリングされた積分
値とは時間ＮＴの間の変化を表すことになる。例えばＮ
を１６、Ｔを１／８０ｋＨｚとするとＮＴは０．２msec
である。この時間の変化に対応して判定帰還型等化器
（１８）の重み係数（ステップサイズ）αを選定する。
これは係数選択回路に二つの入力に対応するアドレスに
あらかじめテーブルとして書き込まれたＲＯＭを利用す
ることにより直ちに読出すことができる。
【００２０】この重み係数αを判定帰還型等化器（１
８）に強制的に設定することにより、この判定帰還型等
化器（１８）が自律的に収束を行う範囲は狭くすること
ができる。したがって、トレーニング時間に収束に要す
る時間を著しく短縮することができる。
８）に強制的に設定することにより、この判定帰還型等
化器（１８）が自律的に収束を行う範囲は狭くすること
ができる。したがって、トレーニング時間に収束に要す
る時間を著しく短縮することができる。
【００２１】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の要部の構成を示すブロック図
である。
る。図１は本発明実施例の要部の構成を示すブロック図
である。
【００２２】本発明実施例はディジタル・レベルの二線
四線変換回路の四線受信回路に設けられ、エコーキャン
セラ４の出力を減算する演算回路５と、この演算回路５
の出力に設けられた識別判定器７と、この識別判定器７
の入力および出力をその入力とし演算回路５に加減算出
力を与える判定帰還型等化器１８とを備え、さらに、本
発明の特徴として、識別判定器７の入力および出力の差
分を周期Ｔ（ボーレート周期）だけ遅延させた信号と識
別判定器７の出力との相関信号２０をＮ回にわたり積分
した積分信号２１を周期ＮＴ毎にサンプリングするサン
プリング手段１３と、このサンプリング手段１３の出力
信号とこのサンプリング手段１３の出力信号を時間ＮＴ
にわたり遅延させた信号との差分を演算する演算回路１
５と、この差分を演算する演算回路１５の出力とサンプ
リングする手段１３の出力信号とを二つの入力とし判定
帰還型等化器１８の重み係数αを選択する係数選択回路
１６とを備え、係数選択回路１６は前記二つの入力をア
ドレスとして係数値があらかじめ記憶されたＲＯＭによ
り構成される。
四線変換回路の四線受信回路に設けられ、エコーキャン
セラ４の出力を減算する演算回路５と、この演算回路５
の出力に設けられた識別判定器７と、この識別判定器７
の入力および出力をその入力とし演算回路５に加減算出
力を与える判定帰還型等化器１８とを備え、さらに、本
発明の特徴として、識別判定器７の入力および出力の差
分を周期Ｔ（ボーレート周期）だけ遅延させた信号と識
別判定器７の出力との相関信号２０をＮ回にわたり積分
した積分信号２１を周期ＮＴ毎にサンプリングするサン
プリング手段１３と、このサンプリング手段１３の出力
信号とこのサンプリング手段１３の出力信号を時間ＮＴ
にわたり遅延させた信号との差分を演算する演算回路１
５と、この差分を演算する演算回路１５の出力とサンプ
リングする手段１３の出力信号とを二つの入力とし判定
帰還型等化器１８の重み係数αを選択する係数選択回路
１６とを備え、係数選択回路１６は前記二つの入力をア
ドレスとして係数値があらかじめ記憶されたＲＯＭによ
り構成される。
【００２３】さらに、送信回路２６からの出力を受けデ
ィジタル・アナログ変換するディジタル・アナログ変換
器２５と、このディジタル・アナログ変換器２５の出力
を受け加入者線路１に出力するハイブリッドトランス２
と、このハイブリッドトランス２の出力を入力しアナロ
グ・ディジタル変換を行うアナログ・ディジタル変換器
３と、この演算回路５の出力を入力とする線路等化器６
と、この線路等化器６および識別判定器７の出力を入力
とする演算回路８と、この演算回路８の出力を入力とす
る遅延器９と、この遅延器９の出力を入力とする演算回
路１０と、この演算回路１０の出力を入力とする演算回
路１１と、この演算回路１１の出力を入力とし帰還させ
る遅延器１２とを備える。
ィジタル・アナログ変換するディジタル・アナログ変換
器２５と、このディジタル・アナログ変換器２５の出力
を受け加入者線路１に出力するハイブリッドトランス２
と、このハイブリッドトランス２の出力を入力しアナロ
グ・ディジタル変換を行うアナログ・ディジタル変換器
３と、この演算回路５の出力を入力とする線路等化器６
と、この線路等化器６および識別判定器７の出力を入力
とする演算回路８と、この演算回路８の出力を入力とす
る遅延器９と、この遅延器９の出力を入力とする演算回
路１０と、この演算回路１０の出力を入力とする演算回
路１１と、この演算回路１１の出力を入力とし帰還させ
る遅延器１２とを備える。
【００２４】このように構成された本発明実施例は、二
線四線変換回路の受信側に設けられた符号判定用の識別
判定器７の入力と出力との差分は残留符号間干渉に相当
する。判定帰還型等化器１８がその出力を演算回路５に
よりエコーキャンセラ４の出力に加減算して、この残留
符号間干渉を小さくする。その制御はトレーニング時間
にトレーニング信号により自律的に行われ、トレーニン
グ時間の終了とともにそのパラメタは固定される。その
トレーニング時間にこの判定帰還型等化器１８のパラメ
タ設定を識別判定器７の入力および出力から別途演算さ
れ、その結果を用いて適応的に設定されて、実際に自律
的に制御することになる範囲がせばめられ、トレーニン
グ信号が用いられて収束させる時間が短縮される。
線四線変換回路の受信側に設けられた符号判定用の識別
判定器７の入力と出力との差分は残留符号間干渉に相当
する。判定帰還型等化器１８がその出力を演算回路５に
よりエコーキャンセラ４の出力に加減算して、この残留
符号間干渉を小さくする。その制御はトレーニング時間
にトレーニング信号により自律的に行われ、トレーニン
グ時間の終了とともにそのパラメタは固定される。その
トレーニング時間にこの判定帰還型等化器１８のパラメ
タ設定を識別判定器７の入力および出力から別途演算さ
れ、その結果を用いて適応的に設定されて、実際に自律
的に制御することになる範囲がせばめられ、トレーニン
グ信号が用いられて収束させる時間が短縮される。
【００２５】すなわち、前記残留符号間干渉を表す識別
判定器７の入力および出力の差分を遅延器９によりボー
レート周期Ｔだけ遅延されると、演算回路１０がこれと
識別判定器７の出力との相関をとられ、この相関値がさ
らに周期Ｔだけ遅延された信号とＮ回加算されてこの相
関値のＮＴ時間にわたる積分値が演算される。この積分
値は周期ＮＴでサンプリングされ、その直後にこの積分
値はリセットされる。
判定器７の入力および出力の差分を遅延器９によりボー
レート周期Ｔだけ遅延されると、演算回路１０がこれと
識別判定器７の出力との相関をとられ、この相関値がさ
らに周期Ｔだけ遅延された信号とＮ回加算されてこの相
関値のＮＴ時間にわたる積分値が演算される。この積分
値は周期ＮＴでサンプリングされ、その直後にこの積分
値はリセットされる。
【００２６】このサンプリングされた積分値と、さらに
その時間ＮＴ前のサンプリングされた値との差分が演算
回路１５により演算される。この差分と前記サンプリン
グされた積分値とにより時間ＮＴの間の変化が表わされ
る。例えば、Ｎを１６、Ｔを１／８０ｋＨｚとするとＮ
Ｔは０．２msecである。この時間の変化に対応して判定
帰還型等化器１８の重み係数（ステップサイズ）αが選
定される。これは係数選択回路１６に二つの入力に対応
するアドレスにあらかじめテーブルとして書き込まれた
ＲＯＭを利用することにより直ちに読出すことができ
る。
その時間ＮＴ前のサンプリングされた値との差分が演算
回路１５により演算される。この差分と前記サンプリン
グされた積分値とにより時間ＮＴの間の変化が表わされ
る。例えば、Ｎを１６、Ｔを１／８０ｋＨｚとするとＮ
Ｔは０．２msecである。この時間の変化に対応して判定
帰還型等化器１８の重み係数（ステップサイズ）αが選
定される。これは係数選択回路１６に二つの入力に対応
するアドレスにあらかじめテーブルとして書き込まれた
ＲＯＭを利用することにより直ちに読出すことができ
る。
【００２７】この重み係数αを判定帰還型等化器１８に
強制的に設定すれば、この判定帰還型等化器１８が自律
的に収束を行う範囲を狭くする。したがって、トレーニ
ング時間に収束に要する時間を著しく短縮することが可
能となる。
強制的に設定すれば、この判定帰還型等化器１８が自律
的に収束を行う範囲を狭くする。したがって、トレーニ
ング時間に収束に要する時間を著しく短縮することが可
能となる。
【００２８】すなわち、本発明は、従来法と同様に識別
判定器７の入出力信号の差分信号である残留符号間干渉
をボーレートクロック（８０ｋＨＺ）の１タイムスロッ
ト分だけ遅延させて、識別判定器７の出力信号との相関
をとるもので、その相関信号２０は、演算回路１１と遅
延器１２からなる積分器によって累積加算される。累積
加算された信号２１は、サンプリング手段１３によって
ＮＴ毎にサンプリングされる。また、ＮＴ毎のサンプリ
ングと同時に遅延器１２に累積加算された信号もリセッ
トされる。ここで、Ｎは積分回数を表し、従来法と同様
に６４に設定される。サンプリング手段１３でサンプリ
ングされた信号２２は、ＮＴ時間の遅延器１４に入力さ
れる。演算回路１５は、その信号２２と遅延器１４でＮ
Ｔ時間だけ遅延された信号との差分信号２３を出力す
る。信号２２と差分信号２３とは係数選択回路１６に入
力され、この係数選択回路１６は、判定帰還型等化器１
８内部の係数成長に用いられる重み係数（ステップサイ
ズ）を制御する。
判定器７の入出力信号の差分信号である残留符号間干渉
をボーレートクロック（８０ｋＨＺ）の１タイムスロッ
ト分だけ遅延させて、識別判定器７の出力信号との相関
をとるもので、その相関信号２０は、演算回路１１と遅
延器１２からなる積分器によって累積加算される。累積
加算された信号２１は、サンプリング手段１３によって
ＮＴ毎にサンプリングされる。また、ＮＴ毎のサンプリ
ングと同時に遅延器１２に累積加算された信号もリセッ
トされる。ここで、Ｎは積分回数を表し、従来法と同様
に６４に設定される。サンプリング手段１３でサンプリ
ングされた信号２２は、ＮＴ時間の遅延器１４に入力さ
れる。演算回路１５は、その信号２２と遅延器１４でＮ
Ｔ時間だけ遅延された信号との差分信号２３を出力す
る。信号２２と差分信号２３とは係数選択回路１６に入
力され、この係数選択回路１６は、判定帰還型等化器１
８内部の係数成長に用いられる重み係数（ステップサイ
ズ）を制御する。
【００２９】
【発明の効果】以上説明したように本発明によれば、ト
レーニング中のボーレートクロックの位相引き込みの際
に、判定帰還型等化器が収束する過程の重み係数（ステ
ップサイズ）を残留符号間干渉を用いて適応的に制御す
ることにより、判定帰還型等化器の収束を高速に行うこ
とができる効果がある。
レーニング中のボーレートクロックの位相引き込みの際
に、判定帰還型等化器が収束する過程の重み係数（ステ
ップサイズ）を残留符号間干渉を用いて適応的に制御す
ることにより、判定帰還型等化器の収束を高速に行うこ
とができる効果がある。
【図１】本発明実施例の要部の構成を示すブロック図。
【図２】従来例に係わるディジタル加入者線伝送システ
ムの要部の構成例を示すブロック図。
ムの要部の構成例を示すブロック図。
【図３】従来例の要部の構成を示すブロック図。
【図４】本発明実施例および従来例に係わる判定帰還型
等化器の構成例を示すブロック図。
等化器の構成例を示すブロック図。
１ 加入者線路 ２ ハイブリッドトランス ３ アナログ・ディジタル変換器 ４ エコーキャンセラ ５、８、１０、１１、１５ 演算回路 ６ 線路等化器 ７ 識別判定器 ９、１２、１４ 遅延器 ４１０、４１１、４１４ 乗算器 １３ サンプリング手段 １６ 係数選択回路 １８、４１７ 判定帰還型等化器 １９ 位相制御回路 １７ 外部発振器 ２５ ディジタル・アナログ変換器 ２６ 送信回路 ２７ サンプリング位相抽出回路 ４１２ 加算器 ４１３ 遅延器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04B 3/00 - 3/23 H03H 15/00 - 21/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 ディジタル・レベルの二線四線変換回路
の四線受信回路に設けられ、エコーキャンセラの出力を
減算する演算回路と、この演算回路の出力に設けられた
識別判定器と、この識別判定器の入力および出力をその
入力とし前記演算回路に加減算出力を与える判定帰還型
等化器とを備えた信号処理回路において、 前記識別判定器の入力および出力の差分を周期Ｔ（ボー
レート周期）だけ遅延させた信号と前記識別判定器の出
力との相関信号をＮ回にわたり積分した積分信号を周期
ＮＴ毎にサンプリングする手段と、このサンプリングす
る手段の出力信号とこのサンプリングする手段の出力信
号を時間ＮＴにわたり遅延させた信号との差分を演算す
る回路と、この差分を演算する回路の出力と前記サンプ
リングする手段の出力信号とを二つの入力とし前記判定
帰還型等化器の重み係数αを選択する係数選択回路とを
備えたことを特徴とする信号処理回路。 - 【請求項２】 前記係数選択回路は前記二つの入力をア
ドレスとして係数値があらかじめ記憶されたＲＯＭであ
る請求項１記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33334993A JP2812167B2 (ja) | 1993-12-27 | 1993-12-27 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33334993A JP2812167B2 (ja) | 1993-12-27 | 1993-12-27 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193529A JPH07193529A (ja) | 1995-07-28 |
| JP2812167B2 true JP2812167B2 (ja) | 1998-10-22 |
Family
ID=18265122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33334993A Expired - Lifetime JP2812167B2 (ja) | 1993-12-27 | 1993-12-27 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812167B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707912B2 (en) * | 1999-03-11 | 2004-03-16 | Motorola, Inc. | Method and apparatus for setting a step size for an adaptive filter coefficient of an echo canceller |
-
1993
- 1993-12-27 JP JP33334993A patent/JP2812167B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193529A (ja) | 1995-07-28 |
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