JPH01238059A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01238059A JPH01238059A JP6317088A JP6317088A JPH01238059A JP H01238059 A JPH01238059 A JP H01238059A JP 6317088 A JP6317088 A JP 6317088A JP 6317088 A JP6317088 A JP 6317088A JP H01238059 A JPH01238059 A JP H01238059A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、例えばｎ−ｐ−ｎバイポーラ型
半導体装置のｎ＋型の埋没層を形成する方法に関し、 低温で、短時間、低濃度の不純物拡散で、コレクタ層お
よびアイソレーションを形成する方法を提供することを
目的とし、 一導電型の半導体基板をコレクタ形成部分とアイソレー
ション形成部分とを残しエツチングして溝を形成する工
程、全面に反対導電型不純物を拡散する工程、溝を平坦
化して埋めるエピタキシャル層を成長する工程、および
ベース領域形成と同時にアイソレーション形成部分に同
導電型の不純物を拡散し、エミッタ領域形成と同時にコ
レクタ形成部分に反対導電型の不純物を拡散する工程を
含むことを特徴とする半導体装置の製造方法を含み構成
する。
半導体装置のｎ＋型の埋没層を形成する方法に関し、 低温で、短時間、低濃度の不純物拡散で、コレクタ層お
よびアイソレーションを形成する方法を提供することを
目的とし、 一導電型の半導体基板をコレクタ形成部分とアイソレー
ション形成部分とを残しエツチングして溝を形成する工
程、全面に反対導電型不純物を拡散する工程、溝を平坦
化して埋めるエピタキシャル層を成長する工程、および
ベース領域形成と同時にアイソレーション形成部分に同
導電型の不純物を拡散し、エミッタ領域形成と同時にコ
レクタ形成部分に反対導電型の不純物を拡散する工程を
含むことを特徴とする半導体装置の製造方法を含み構成
する。
本発明は、半導体装置の製造方法、例えばｎ−ｐ−ｎバ
イポーラ型半導体装置のｎ＋型の埋没層を形成する方法
に関する。
イポーラ型半導体装置のｎ＋型の埋没層を形成する方法
に関する。
例えばｎ−ｐ−ｎバイポーラ型半導体装置は、エピタキ
シャル層の成長前にｎ＋埋没拡散を行い、エピタキシャ
ル層成長後にエピタキシャル層の層厚骨のｎ”拡散でコ
レクタ層を形成してｎ＋埋没層とコンタクトさせ、低抵
抗化を図っている（コレクタ拡散）。また、アイソレー
ション（素子間分離）に拡散を用いる場合には、エピタ
キシャル層の層厚骨のｐ型拡散を行い、基板（ｐ型）に
コンタクトさせて素子間分離を行う（アイソレーション
拡散）。
シャル層の成長前にｎ＋埋没拡散を行い、エピタキシャ
ル層成長後にエピタキシャル層の層厚骨のｎ”拡散でコ
レクタ層を形成してｎ＋埋没層とコンタクトさせ、低抵
抗化を図っている（コレクタ拡散）。また、アイソレー
ション（素子間分離）に拡散を用いる場合には、エピタ
キシャル層の層厚骨のｐ型拡散を行い、基板（ｐ型）に
コンタクトさせて素子間分離を行う（アイソレーション
拡散）。
前記した技術の典型的な例を第４図を参照して説明する
と、まず同図ｆａ）に示される如くｐ型の半導体基板１
１の表面にｎ型不純物〔砒素（Ａｓ） 、アンチモン（
Ｓｂ）など〕を高濃度に拡散して拡散層１２ａを形成す
る。
と、まず同図ｆａ）に示される如くｐ型の半導体基板１
１の表面にｎ型不純物〔砒素（Ａｓ） 、アンチモン（
Ｓｂ）など〕を高濃度に拡散して拡散層１２ａを形成す
る。
次に、同図ｆｂｌに示される如く、エピタキシャル成長
によってエピタキシャル層１３を形成すると、そのとき
の処理熱によってｎ型不純物はエピタキシャル層１３に
はい上がって図示の如きｎ＋埋没層１２が形成される。
によってエピタキシャル層１３を形成すると、そのとき
の処理熱によってｎ型不純物はエピタキシャル層１３に
はい上がって図示の如きｎ＋埋没層１２が形成される。
次いで、アイソレーション領域１４をｐ型不純物の高濃
度拡散により形成し、コレクタ層１５はｎ型不純物の高
濃度拡散によってｎ＋埋没層とコンタクトするよう形成
し、ｐ＋型ベース領域１６、ｎ＋型のエミッタ領域１７
を形成してアイソレーション領域１４で囲まれた領域に
ｎ−ｐ−ｎバイポーラトランジスタを形成する。
度拡散により形成し、コレクタ層１５はｎ型不純物の高
濃度拡散によってｎ＋埋没層とコンタクトするよう形成
し、ｐ＋型ベース領域１６、ｎ＋型のエミッタ領域１７
を形成してアイソレーション領域１４で囲まれた領域に
ｎ−ｐ−ｎバイポーラトランジスタを形成する。
アイソレーション領域１４を上記の方法で形成する方法
に代えて、Ｕ溝を形成すること、または厚い酸化１１ｆ
ｆ （ＳｉＯ２膜）を形成することも行われる。
に代えて、Ｕ溝を形成すること、または厚い酸化１１ｆ
ｆ （ＳｉＯ２膜）を形成することも行われる。
上記したコレクタ拡散やアイソレーション拡散は、不純
物濃度および熱処理温度が高く、また熱処理時間も長い
ので、コレクタ層に欠陥が発生することが多く、欠陥が
発生するとそこを通ってリーク電流が流れたり耐圧が低
下したりして、半導体装置製造の歩留りを低下させる問
題がある。
物濃度および熱処理温度が高く、また熱処理時間も長い
ので、コレクタ層に欠陥が発生することが多く、欠陥が
発生するとそこを通ってリーク電流が流れたり耐圧が低
下したりして、半導体装置製造の歩留りを低下させる問
題がある。
そこで本発明は、低温、短時間、低濃度の不純物拡散で
、コレクタ層およびアイソレーション領域を形成する方
法を提供することを目的とする。
、コレクタ層およびアイソレーション領域を形成する方
法を提供することを目的とする。
上記問題点は、−導電型の半導体基板をコレクタ形成部
分とアイソレーション形成部分とを残しエツチングして
溝を形成する工程、全面に反対導電型不純物を拡散する
工程、溝を平坦化して埋めるエピタキシャル層を成長す
る工程、およびベース領域形成と同時にアイソレーショ
ン形成部分に同導電型の不純物を拡散し、エミッタ領域
形成と同時にコレクタ形成部分に反対導電型の不純物を
拡散する工程を含むことを特徴とする半導体装置の製造
方法によって解決される。
分とアイソレーション形成部分とを残しエツチングして
溝を形成する工程、全面に反対導電型不純物を拡散する
工程、溝を平坦化して埋めるエピタキシャル層を成長す
る工程、およびベース領域形成と同時にアイソレーショ
ン形成部分に同導電型の不純物を拡散し、エミッタ領域
形成と同時にコレクタ形成部分に反対導電型の不純物を
拡散する工程を含むことを特徴とする半導体装置の製造
方法によって解決される。
すなわち本発明は、原結晶（半導体基板）に段差をつけ
てからｎ＋拡散を行い、平坦化エピタキシャル成長をな
すことによって段差上部と下部のエピタキシャル層の厚
さを変え、段差上部にて電気的導通をとり、かつ、アイ
ソレーションを行うものである。
てからｎ＋拡散を行い、平坦化エピタキシャル成長をな
すことによって段差上部と下部のエピタキシャル層の厚
さを変え、段差上部にて電気的導通をとり、かつ、アイ
ソレーションを行うものである。
以下、本発明を図示の実施例により具体的に説明する。
本発明の方法においては、埋没拡散をなすに際して、コ
レクタ層、アイソレーション領域を形成する部分以外を
、必要とするエピタキシャル層の層厚骨だけ原結晶（半
導体基板）をエツチングし、埋め込みエピタキシャル層
（または選択エピタキシャル層）をコレクタ層とアイソ
レーション以外の部分に成長して段差の間の部分を埋め
込み、そこに素子を形成する。本発明の工程を断面で示
す第１図を参照して本発明の第１実施例について説明す
る。
レクタ層、アイソレーション領域を形成する部分以外を
、必要とするエピタキシャル層の層厚骨だけ原結晶（半
導体基板）をエツチングし、埋め込みエピタキシャル層
（または選択エピタキシャル層）をコレクタ層とアイソ
レーション以外の部分に成長して段差の間の部分を埋め
込み、そこに素子を形成する。本発明の工程を断面で示
す第１図を参照して本発明の第１実施例について説明す
る。
第１図（ａｌ参照：
コレクタ層とアイソレーションとを形成すべき部分１４
ａと１５ａとをそれぞれ覆うマスク材１８を用い、原結
晶シリコン（シリコン基板） １１を、コレクタ層形成
部分１５ａとアイソレーション形成部分１４ａ以外の部
分で、成長するエピタキシャル層の厚さ分だけエツチン
グして溝１９を形成する。マスク材としては窒化シリコ
ンまたは５ｉ０２を用いる。
ａと１５ａとをそれぞれ覆うマスク材１８を用い、原結
晶シリコン（シリコン基板） １１を、コレクタ層形成
部分１５ａとアイソレーション形成部分１４ａ以外の部
分で、成長するエピタキシャル層の厚さ分だけエツチン
グして溝１９を形成する。マスク材としては窒化シリコ
ンまたは５ｉ０２を用いる。
第１図（ｂｌ参照：
マスク材１８を除去し、ＡＳ％ Ｓｂなどを全面にイオ
ン注入してｎ＋埋没拡散（ｎ＋ｂ拡散）を行う（Ａｓの
場合のイオン注入の条件は、ドーズ量１×１０１５／ｃ
ｍ２．加速電圧７０ ＫｅＶとする）。不純物が注入さ
れた部分は符号１２ａを付して示す。マスク材１８が窒
化シリコン膜であれば、りん酸熱溶液（ホットバス）を
用いてそれを除去する。
ン注入してｎ＋埋没拡散（ｎ＋ｂ拡散）を行う（Ａｓの
場合のイオン注入の条件は、ドーズ量１×１０１５／ｃ
ｍ２．加速電圧７０ ＫｅＶとする）。不純物が注入さ
れた部分は符号１２ａを付して示す。マスク材１８が窒
化シリコン膜であれば、りん酸熱溶液（ホットバス）を
用いてそれを除去する。
上記した方法に代えて、マスク材１８はそのまま残して
イオン注入を行ってもよい。
イオン注入を行ってもよい。
第１図ｆｃ）参照：
平坦化エピタキシャル成長によって溝１９を平坦に埋め
込むエピタキシャル層１３を形成する。
込むエピタキシャル層１３を形成する。
平坦化エピタキシャル層は、水素（Ｈ２）とジクロール
シラン（ＳｉＨＣＪｉ２ ）を使用し、基板面方位（ｉ
ｉｉ ）正または（１００）上に成長したが、Ｈ２流ｉ
ｔ ： １５０Ａ ／ ｍ１ｎＳｉＨ鄭２流ｆｆ
ｉ ： ７６０ｃｃ／ ｍｉｎ温度：９００〜１１５
０℃ 圧カニ ５０〜７６０ Ｔｏｒｒとする。実
験よって得られた最良条件は、Ｈ２流Ｆｉｔ ：
１５０７！／ ｍ１ｎＳｉＨＣｅｚ流ｉｔ ： ７
６０ｃｃ／ ｍｉｎ温度： １０００〜１０
５０℃圧カニ ７６０ Ｔｏｒｒ であった。
シラン（ＳｉＨＣＪｉ２ ）を使用し、基板面方位（ｉ
ｉｉ ）正または（１００）上に成長したが、Ｈ２流ｉ
ｔ ： １５０Ａ ／ ｍ１ｎＳｉＨ鄭２流ｆｆ
ｉ ： ７６０ｃｃ／ ｍｉｎ温度：９００〜１１５
０℃ 圧カニ ５０〜７６０ Ｔｏｒｒとする。実
験よって得られた最良条件は、Ｈ２流Ｆｉｔ ：
１５０７！／ ｍ１ｎＳｉＨＣｅｚ流ｉｔ ： ７
６０ｃｃ／ ｍｉｎ温度： １０００〜１０
５０℃圧カニ ７６０ Ｔｏｒｒ であった。
マスク材１８は窒化シリコンと５ｉ０２で形成し、それ
を用いてシリコン基板をエツチングし、ｎ＋型埋没層形
成のためのイオン注入をなし、マスク材１８を残して選
択エピタキシャル成長をなしてもよい。
を用いてシリコン基板をエツチングし、ｎ＋型埋没層形
成のためのイオン注入をなし、マスク材１８を残して選
択エピタキシャル成長をなしてもよい。
第１図ｆｄ）参照：
アイソレーション形成部分１４ａとベース領域形成部分
にｐ型不純物を高濃度にイオン注入してアイソレーショ
ン１４、ベース領域１６を形成する。例えばＢを用いる
場合、イオン注入の条件はドーズＭ Ｉ Ｘ １０ ”
／ｃｍ２．加速電圧６０ ＫｅＶとする。次いで、温
度１１００℃で時間１ｈｒの活性化のためのアニールを
行うが、このｐ型不純物の拡散において、ベース領域を
形成する条件を満たすイオン注入があると、アイソレー
ション形成部分の大部分はｐ型の原結晶であるので、十
分なアイソレーションが得られる。
にｐ型不純物を高濃度にイオン注入してアイソレーショ
ン１４、ベース領域１６を形成する。例えばＢを用いる
場合、イオン注入の条件はドーズＭ Ｉ Ｘ １０ ”
／ｃｍ２．加速電圧６０ ＫｅＶとする。次いで、温
度１１００℃で時間１ｈｒの活性化のためのアニールを
行うが、このｐ型不純物の拡散において、ベース領域を
形成する条件を満たすイオン注入があると、アイソレー
ション形成部分の大部分はｐ型の原結晶であるので、十
分なアイソレーションが得られる。
第１図（０１参照：
次いで、ｎ型不純物を高濃度にイオン注入し、温度９０
０’Ｃで時間３０分のアニールを行って、エミッタ領域
１７とコレクタ層１５を形成する。コレクタ形成分１５
ａはｎ＋拡散によって高濃度のｎ型になっているので、
このｎ型不純物拡散はエミッタ領域を形成するための条
件を満たす条件であれば足りる。
０’Ｃで時間３０分のアニールを行って、エミッタ領域
１７とコレクタ層１５を形成する。コレクタ形成分１５
ａはｎ＋拡散によって高濃度のｎ型になっているので、
このｎ型不純物拡散はエミッタ領域を形成するための条
件を満たす条件であれば足りる。
本発明の第２実施例においては、第２図に示される如く
、第１図（Ｃ）を参照して説明した平坦化エピタキシャ
ル成長の後において、アイソレーション形成部分１４ａ
にＵ溝２０を通常の技術を用いて形成する。しかる後に
、Ｕ溝２０の表面を酸化し、多結晶シリコンをＵ溝内に
埋め込む知られた技術を用いてＵ溝を埋め込み、しかる
後にベース領域、エミッタ領域、コレクタ層を形成する
。
、第１図（Ｃ）を参照して説明した平坦化エピタキシャ
ル成長の後において、アイソレーション形成部分１４ａ
にＵ溝２０を通常の技術を用いて形成する。しかる後に
、Ｕ溝２０の表面を酸化し、多結晶シリコンをＵ溝内に
埋め込む知られた技術を用いてＵ溝を埋め込み、しかる
後にベース領域、エミッタ領域、コレクタ層を形成する
。
本発明の第３実施例は第３図に示される。この例では、
第１図（Ｃ）に示される工程の後に、アイソレーション
形成部分１４ａおよびコレクタ形成部分１５ａとベース
形成部分との間を選択的に酸化して５ｉ０２層２１を形
成し、活性領域を限定させるものである。以後の工程は
第２実施例の場合と同様にする。
第１図（Ｃ）に示される工程の後に、アイソレーション
形成部分１４ａおよびコレクタ形成部分１５ａとベース
形成部分との間を選択的に酸化して５ｉ０２層２１を形
成し、活性領域を限定させるものである。以後の工程は
第２実施例の場合と同様にする。
なお、上記した例では平坦化エピタキシャル成長法を用
いたが、それに代えて、単純に段差上にエピタキシャル
成長させ、ポリッシング（ｐｏｌｉｓｈ−ｉｎｇ ）に
よって平坦化し、コレクタ形成部分１４ａ、アイソレー
ション形成部分１５ａ上のエピタキシャル層を薄（する
手法を用いてもよい。
いたが、それに代えて、単純に段差上にエピタキシャル
成長させ、ポリッシング（ｐｏｌｉｓｈ−ｉｎｇ ）に
よって平坦化し、コレクタ形成部分１４ａ、アイソレー
ション形成部分１５ａ上のエピタキシャル層を薄（する
手法を用いてもよい。
以上のように本発明によれば、特にコレクタ拡敗の必要
はなくなり、工程が簡略化され、コレクタ欠陥を減少し
、また、アイソレーション形成で不純物拡散のためのイ
オン注入のエネルギーを低く抑えることができ、アニー
ル温度は９００〜１０００℃、その時間は３０分であり
、従来例の温度１１００℃、時間１ｈｒに比べてアニー
ルの低温化と短時間化が可能になり、欠陥が低減される
、などの効果がある。
はなくなり、工程が簡略化され、コレクタ欠陥を減少し
、また、アイソレーション形成で不純物拡散のためのイ
オン注入のエネルギーを低く抑えることができ、アニー
ル温度は９００〜１０００℃、その時間は３０分であり
、従来例の温度１１００℃、時間１ｈｒに比べてアニー
ルの低温化と短時間化が可能になり、欠陥が低減される
、などの効果がある。
第１図［ａ）〜（ｅ）は本発明第１実施例断面図、第２
図は本発明第２実施例断面図、 第３図は本発明第３実施例断面図、 第４図（ａｌと（ｂ）は従来例断面図 である。 図中、 １１はシリコン基板、 １２はｎ＋埋没層、 １２ａはｎ型不純物拡散領域、 １３はエピタキシャル層、 １４はアイソレーション領域、 １４ａはアイソレーション形成部分、 １５はコレクタ層、 １５ａはコレクタ層形成部分、 １６はベース領域、 １７はエミッタ領域、 １８はマスク材、 １９は溝、 ２０はＵ溝、 ２１は ５ｉ０２層 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰
図は本発明第２実施例断面図、 第３図は本発明第３実施例断面図、 第４図（ａｌと（ｂ）は従来例断面図 である。 図中、 １１はシリコン基板、 １２はｎ＋埋没層、 １２ａはｎ型不純物拡散領域、 １３はエピタキシャル層、 １４はアイソレーション領域、 １４ａはアイソレーション形成部分、 １５はコレクタ層、 １５ａはコレクタ層形成部分、 １６はベース領域、 １７はエミッタ領域、 １８はマスク材、 １９は溝、 ２０はＵ溝、 ２１は ５ｉ０２層 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板（１１）をコレクタ形成部分（
１５ａ）とアイソレーション形成部分（１４ａ）とを残
しエッチングして溝（１９）を形成する工程、全面に反
対導電型不純物を拡散する工程、 溝（１９）を平坦化して埋めるエピタキシャル層（１３
）を成長する工程、および ベース領域形成と同時にアイソレーション形成部分に同
導電型の不純物を拡散し、エミッタ領域形成と同時にコ
レクタ形成部分に反対導電型の不純物を拡散する工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317088A JPH01238059A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317088A JPH01238059A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238059A true JPH01238059A (ja) | 1989-09-22 |
Family
ID=13221512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6317088A Pending JPH01238059A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238059A (ja) |
-
1988
- 1988-03-18 JP JP6317088A patent/JPH01238059A/ja active Pending
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