JPH01237856A - 命令メモリ範囲の拡張装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ″　　　この発明は、ｍ個の個別線から成るアドレスバ
スと、切換装置とを有するマイクロプロセッサ用の命令
メモリ範囲の拡張のための装置であって、第１のメモリ
ブロックに利用可能なメモリ範囲を拡張する第２のメモ
リブロックが付加されており、またこれらのメモリブロ
ックのなかに演算コードおよび１つまたは複数個のパラ
メータから成るプログラム命令が記憶されており、切換
装置が１つのマークに関係して第１のメモリブロックま
たは第２のメモリブロックのなかの命令へのマイクロプ
ロセッサのアクセスを制御する装置に関するものである
。

〔従来の技術〕

上記の形式の命令メモリ範囲の拡張のための装置はドイ
ツ連邦共和国特許出願公開第２６５６００４号明細書か
ら公知である。利用可能なメモリ範囲を拡張する追加的
なメモリブロックへの上記明細書に記載されているアク
セスは直接的なアドレス指定のためにアドレス範囲の拡
張を必要とする。この際にマイクロプロセッサは、マイ
クロプロセッサから駆動すべきメモリブロックに関する
情報を含んでおり、また１つの相応のマークをマイクロ
プロセッサからマイクロプログラムメモリへ通ずる導線
上に発生し、その際にマークは評価の後に切換論理のな
かでそれぞれ必要とされるメモリブロックへのアクセス
を行う。

計算機によるメモリの直接的アドレス指定のためのドイ
ツ連邦共和国特許出願公開第２６４５０４４号明細書か
ら公知の回路装置は、所与の数の直接的アドレス線によ
りアドレス指定可能なメモリ範囲を倍増することを可能
にする。その際にたとえば１６のアドレス線により２回
６４にメモリ個所がアドレス指定され得る。その際にメ
モリは２つのブロックに分割されている。各ブロックは
ｍポジシランの情報メモリを含んでいる。計算機と接続
されているｍ個の直接的アドレス線はブロック選沢信号
により制御可能な切換論理回路を介して選択されたブロ
ックのｍポジションのｍ個のアドレス指定入力端と接続
可能である。ブロック選択信号は固定値メモリのなかで
機械命令の第１の部分に関係して発生され、その際にボ
ジシッンのアドレスは機械命令の第２の部分に関係して
発生される。

〔発明が解決しようとする課題〕

本発明の課題は、必要な命令メモリ範囲が利用可能なア
ドレス範囲よりも大きい場合に、命令メモリ範囲の拡張
により命令列の記憶および処理を可能にすることである
。

〔課題を解決するための手段〕

この課題は、本発明によれば、冒頭に記載した種類の装
置において、プログラム命令が整数のバイトから成って
おり、また各命令の第１のアドレス指定されたバイトの
なかに演算コードが位置しており、マイクロプロセッサ
が制ｆｌ信号（命令取出し）を発生し、それによって命
令の取出しが開始され、また切換装置が、命令の処理の
際に切換装置が１つの命令または複数個の命令から成る
命令列の取出し後に両メモリブロックの一方からマイク
ロプロセッサのなかへ制御信号の助けをかりてアドレス
バスの論理状態の評価の後に、両メモリブロックのどち
らへマイクロプロセッサがすぐ次の命令またはすぐ次の
命令列の取出しのためにアクセスするかを選択するよう
に構成されており、その際に両メモリブロックの一方の
選択のためにそれらのマークが、命令または命令列の開
始アドレスが両メモリブロックの一方のながで常に偶数
であり、また他方のメモリブロックのながで常に奇数で
あるようにされていることにより簡単な仕方で解決され
る。

〔作用効果〕

本発明の対象により、両メモリブロックの間の切換によ
り命令列の処理の際の時間ロスが生ずることが回避され
る。なぜならば、既に１つの命令または工つの命令列の
実行の間にすぐ次の記憶された命令またはすぐ次の命令
列へのアクセスのためのメモリブロックの切換が行われ
るからである。

この際に有効な切換装置は単に、最後に取出された命令
の命令実行のなかに置かれる方向転換器とみなすことが
できる。一方では演算コードの偶数アドレスが、また他
方では奇数アドレスが両メモリブロックを区別する役割
をし、またそれとならんで追加的なマークが必要でない
ことにより、切換装置は簡単にまたわずかな費用で構成
され得る。

両メモリブロックの各々のなかで２１′１個までのメモ
リセルが応答可能であれば、２′″個の応答可能なメモ
リセルを有する第１の本来のメモリブロックにくらべて
最大で命令メモリ範囲が倍増される。

両メモリブロックの命令列の開始アドレスを有するリス
トが記憶されているデータメモリが設けられているなら
ば、それによって開始アドレスのわかりやすい管理が可
能であり、また処理が一層容易である。データメモリの
なかのリストへのマイクロプロセッサのアクセスにより
直接に続かない命令への飛越し命令の際に最後のアドレ
スビットの評価により迅速に、現在選択されていないメ
モリブロックへのマイクロプロセッサの切換が必要であ
るか否かが決定され得る。切換装置が、マイクロプロセ
ッサと、そのオペレーティングシステムの記憶のための
メモリと、コプロセッサとしての役割をしまた両メモリ
ブロックから成るメモリのなかに記憶された命令列を処
理する１つまたは複数個のカストマ−特有の回路とから
成るメモリプログラミング可能な制御装置の一部分であ
り、また切換装置が所望のメモリブロックへのアクセス
が行われるように設計するならば、切換装置はメモリプ
ログラミング可能な制御装置のなかでも命令メモリ範囲
の拡張のために有利に利用され得る。

切換装置が第１の集積回路、第２の集積回路および第３
の集積回路を有し、また第１の集積回路が第１の入力端
子、第２の人力端子および第３の入力端子ならびに第１
の出方端子および第２の出力端子を有し、第１の人力端
子はアドレスバスのｍ個の個別線の論理値の供給の役割
をし、第２の入力端子はカストマ−特有の回路の１つか
らの制御信号の供給の役割をし、また第３の入力端子は
リセットパルスの入力のために設けられており、また第
１の出力端子は両回路の１つと、また第２の出力端子は
他方の回路と接続されており、また両回路が入力側で互
いに接続されており、またこの接続点を介してモジュー
ルレリーズ信号が供給され、また切換装置がその両集積
回路を介してメモリブロックと接続されているならば、
この装置により切換装置は簡単な仕方で構成されており
、また切換のために必要な信号トラヒックの費用はわず
かにとどまる。さらに、両メモリブロックの間の切換に
よる追加的な時間ロスが生ぜず、メモリブロックのなか
に記憶された命令列に対する処理時間は同一の、ただし
両メモリブロックのなかで交互に部分のなかに記憶され
た命令列に対する処理時間と全く同じ長さである。

Ｃ実施例〕 以下、図面に示されている実施例により本発明を一層詳
細に説明する。

マイクロプロセッサｌ用の命令メモリ範囲の拡張のため
の第１図に示されている装置は、第１のメモリブロック
３と、第２のメモリブロック４と、マイクロプロセッサ
１への接続線７を有する切換装置５と、データメモリ８
と、データバス９とから成っている。マイクロプロセッ
サｌは接続線７を介して切換装置５に、矢印により示さ
れている論理制御信号６を導く、論理制御信号６および
アドレス、４１１２上の論理信号状態に関係して、切換
装置５は両メモリブロック３．４の一方を選択する。

データメモリ８はメモリブロック３および４のなかに記
憶されている命令列の開始アドレスを有するリストを含
んでいる。マイクロプロセッサｌは、他の命令列への飛
越し命令が存在するとき、データメモリ８のリストにア
クセスする。命令メモリ範囲の拡張は下記の前提条件の
もとに行われる。

両メモリブロック３．４に１つまたは複数個のプログラ
ムまたは命令列の命令が記憶されている。

命令は２つまたは４つのバイトから成っており、その際
に第１のバイトのなかには常に演算コードが位置してお
り、また残りのバイトは命令のパラメータを表している
。命令の演算コードは両メモリブロック３．４の一方の
なかでは常に偶数アドレスに、また他方のメモリブロッ
ク４．３のなかでは常に奇数アドレスに位置している。

メモリブロック３のなかの命令の演算コードが偶数アド
レスに位置しており、またメモリブロック４のなかの命
令の演算コードが奇数アドレスに位置していると仮定す
る。たとえばメモリブロック３へのマイクロプロセッサ
ｌのアクセスはその間は命令の演算コードのように偶数
にとどまり、また他のプログラムまたはプログラム部分
への飛越しへの指令は存在しない、それに対して他のプ
ログラムまたはプログラム部分への飛越し命令が達成さ
れると、マイクロプロセッサ１はデータメモリ８から飛
越し命令のなかで指定された後続のプログラムまたは命
令列の開始アドレスを取出す、マイクロプロセッサ１は
接続線７を介しての命令の取出し前に論理的制御信号６
を切換装置５に与える（第３図参照）。それに続いて切
換装置５がアドレスバス２上の論理値を評価し、また両
メモリブロック３．４の一方の現在の駆動を切換え、ま
たはそれを持続する。前記および下記の実施例の特別な
点は、すべての命令が２または４バイトの長さであり、
それにより本来１つのメモリブロックの命令メモリ範囲
の倍増が別のメモリブロックにより可能にされる。

第４図には、その命令メモリ範囲を拡張されたメモリに
対する切換装置Ｗ５の第１図と等価な装置が示されてい
る。切換装置５はここでは第１の集積回路１３、第２の
集積回路１４および第３の集積回路１５から成っている
。第１の集積回路１３は形式基７４ＨＣ７，４のもとに
知られている。これはたとえば「ナシゴナル・セミコン
ダクター・ロジック・データ・ブック」第１巻／１９８
４年（第３〜５６頁）に示されている。同じデータ・ブ
ック（第３〜４３頁）に、回路７４ＨＣ３２に属する回
路ＭＭ７４ＨＣ３２があげられている。

形式７４　ＨＣ３２の回路は回路１４および１５として
使用される。第１の回路１３は第１の入力端子１６、第
２の入力端子１７および第３の入力端子１８ならびに第
１の出力端子１９および第２の出力端子２０を存する。

第１の出力端子１９は両回路１４．１５の一方と、また
第２の出力端子２０は他方の回路１５．１４と接続され
ている０両回路１４．１５は、モジュールレリーズ信号
２１が供給される接続点で互いに接続されている０回路
１４にはメモリブロック３が、また回路１５にはメモリ
ブロック４が接続されている０両メモリブロック３．４
のなかに、ここには図示されていないマイクロプロセッ
サまたはコプロセッサがアクセスする命令が記憶され、
その際に両メモリブロック３．４の一方の選択が行われ
る。マイクロプロセッサまたはコプロセッサが両メモリ
フ゛ロンク３．４の一方から１つの命令を取出す間に、
それは制御信号６を回路１３の第２の入力端子１７に与
える。命令のアドレスがマイクロプロセッサまたはコプ
ロセッサから出力された直後に、制御信号６は低レベル
から高レベルへ切換ねる。エツジは、アドレスバス２の
最低値のアドレスビットＡＤＢＯの論理値を回路１３の
第１の入力端子１６を介して回路１３のなかに記憶する
ために利用される。モジュールレリーズ信号２１と、回
路１３のなかのアドレスビットＡＤＢＯの記憶された論
理値との論理結合により両メモリブロック３．４の一方
の選択が行われる０回路１３の第２の入力端子１７にお
ける制御信号６は、演算コードおよび命令のパラメータ
が両メモリブロック３．４の一方から続出される間、高
レベルにとどまる。

制御信号６は命令実行の前に初めて再び低レベルへ切換
ねる０両メモリブロック３．４の間の切換はすぐ次の命
令の取出しの前に初めて再び行われ得る。

第５図には、メモリプログラミング可能な制御装置のな
かの切換装置５が示されている。メモリプログラミング
可能な制御装置ＳＰＳはたとえばカタログ「シーメンス
・シマティックＳ５自動化装置５５−１１５Ｕ　　５Ｔ
５２．３．１９８７Ｊから公知である。ＳＰＳの主要な
構成部分はマイクロプロセッサ１０、付設のメモリ１１
および１つまたは複数個のカストマ−特有の回路１２で
ある。

切換装置５は第１図および第４図の場合と同じくメモリ
ブロック３．４と接続されている。マイクロプロセッサ
１０、カストマ−特有の回路１２、切換装置５およびメ
モリブロック３．４は一方ではアドレスバス２を介して
、また他方ではデータバス９を介して互いに接続されて
いる。切換装置５は第４図中に示されている仕方で構成
されている。切換装置５はカストマ−特有の回路１２の
１つから、アドレスバス２上の論理状態の評価を開始す
る制御信号６を受ける。切換装置５のなかでの評価に基
づいて切換装置５が、両メモリブロック３および４のど
ちらがアクセスされるかを選択する。メモリブロック３
および４の選択は制御線２２．２３を介して行われる。

本発明の対象は前記のＳＰＳのなかに使用されている特
別な特性を有するカストマ−特有の回路１２に有利にか
つ簡単に応用され得る０回路１２の構成はドイツ連邦共
和国特許出願公開第３５０８９８４号明細書に示されて
いる０文献中にバンキングおよびページング法として知
られているアドレス範囲の拡張によるメモリ範囲拡張の
従来の解決策は、それに対して、カストマ−特をの回路
１２と結び付けて利用に適していない、なぜならば、回
路１２が相応に変更されなければならないからである。

さらに、従来の解決策は、２つのメモリブロックの間の
切換により命令の処理時間が長くされるという欠点を有
する。

【図面の簡単な説明】

第１図はマイクロプロセッサの命令メモリ範囲の倍増の
ための装置のブロック図、第２図は命令メモリ範囲の拡
張のために相異なって記憶された命令を有する２つのメ
モリブロックから成るメモリのメモリ場所占有状況を示
す図、第３図はマイクロプロセッサのなかの命令の取出
しおよび処理の時間的経過を示す図、第４図はその命令
メモリ範囲を拡張されるメモリに対する切換装置のブロ
ック図、第５図はその命令メモリ範囲を拡張されるメモ
リに対する切換装置を有するメモリプログラミング可能
な制御装置のブロック図である。 １・・・マイクロプロセッサ ２・・・アドレスバス ３．４・・・メモリブロック ５・・・切換装置 ６・・・制御信号（命令取出し） ７・・・接続線 ８・・・データメモリ ９・・・データバス １０・・・マイクロプロセッサ １１・・・メモリ １２・・・カストマ−特有の回路 １３〜１５・・・集積回路 １６〜１８・・・入力端子 １９．２０・・・出力端子 ２１・・・モジュールレリーズ信号 ２２．２３・・・制御線

Claims (1)

1. 【特許請求の範囲】 １）ｍ個の個別線から成るアドレスバス（２）と切換装
   置（５）とを有するマイクロプロセッサ用の命令メモリ
   範囲の拡張のための装置であって、第１のメモリブロッ
   ク（３）に利用可能なメモリ範囲を拡張する第２のメモ
   リブロック（４）が付加されており、またこれらのメモ
   リブロック（３および４）に演算コードおよび１つまた
   は複数個のパラメータから成るプログラム命令が記憶さ
   れており、切換装置（５）が１つのマークに関係して第
   １のメモリブロック（３）または第２のメモリブロック
   （４）のなかの命令へのマイクロプロセッサ（１）のア
   クセスを制御する装置において、プログラム命令が整数
   のバイトから成っており、また各命令の第１のアドレス
   指定されたバイトのなかに演算コードが位置しており、
   マイクロプロセッサ（１）が制御信号（矢印６）（命令
   取出し）を発生し、それによって命令の取出しが開始さ
   れ、また切換装置（５）が、命令の処理の際に切換装置
   （５）が１つの命令または複数個の命令から成る命令列
   の取出し後に両メモリブロック（３、４）の一方からマ
   イクロプロセッサ（１）のなかへ制御信号（矢印６）の
   助けをかりてアドレスバス（２）の論理状態の評価の後
   に、両メモリブロック（３、４）のどちらへマイクロプ
   ロセッサ（１）がすぐ次の命令またはすぐ次の命令列の
   取出しのためにアクセスするかを選択するように構成さ
   れており、その際に両メモリブロック（３、４）の一方
   の選択のためにそれらのマークが、命令または命令列の
   開始アドレスが両メモリブロック（３、４）の一方のな
   かで常に偶数であり、また他方のメモリブロック（４、
   ３）のなかで常に奇数であるようにされていることを特
   徴とする命令メモリ範囲の拡張装置。 ２）両メモリブロック（３、４）の各々のなかで２＾ｍ
   個までのメモリセルが応答可能であることを特徴とする
   請求項１記載の装置。 ３）両メモリブロック（３、４）の命令列の開始アドレ
   スを有するリストが記憶されているデータメモリ（８）
   が設けられていることを特徴とする請求項１または２記
   載の装置。４）切換装置（５）が、マイクロプロセッサ
   （１０）と、そのオペレーティングシステムの記憶のた
   めのメモリ（１１）と、コプロセッサとしての役割をし
   また両メモリブロック（３、４）から成るメモリのなか
   に記憶された命令列を処理する１つまたは複数個のカス
   トマー特有の回路（１２）とから成るメモリプログラミ
   ング可能な制御装置の一部分であり、また切換装置（５
   ）が所望のメモリブロック（３または４）へのアクセス
   が行われるように設計されていることを特徴とする請求
   項１ないし３の１つに記載の装置。 ５）切換装置（５）が第１の集積回路（１３）、第２の
   集積回路（１４）および第３の集積回路（１５）を有し
   、また第１の集積回路（１３）が第１の入力端子（１６
   ）、第２の入力端子（１７）および第３の入力端子（１
   ８）ならびに第１の出力端子（１９）および第２の出力
   端子（２０）を有し、第１の入力端子（１６）はアドレ
   スバス（２）のｍ個の個別線の論理値（アドレスビット
   ＡＤＢ０）の供給の役割をし、第２の入力端子（１７）
   はカストマー特有の回路（１２）の１つからの制御信号
   （矢印６）の供給の役割をし、また第３の入力端子（１
   ８）はリセットパルスの入力のために設けられており、
   また第１の出力端子（１９）は両回路（１４、１５）の
   １つと、また第２の出力端子（２０）は他方の回路（１
   ５、１４）と接続されており、また両回路（１４、１５
   ）が入力側で互いに接続されており、またこの接続点を
   介してモジュールレリーズ信号（２１）が供給され、ま
   た切換装置（５）がその両集積回路（１４、１５）を介
   してメモリブロック（３、４）と接続されていることを
   特徴とする請求項４記載の装置。