JPH01235098A

JPH01235098A - 半導体メモリ

Info

Publication number: JPH01235098A
Application number: JP63059903A
Authority: JP
Inventors: Junichi Miyamoto; 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-14
Filing date: 1988-03-14
Publication date: 1989-09-20
Anticipated expiration: 2009-06-01
Also published as: JPH0642319B2; KR890015266A; KR930000964B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体メモリをこ係シ、特に単一ビットライン
構造のメモリζこおけるビット線負荷およびダミービッ
ト線負荷に関する。

（従来の技術）単一ビットライン構造の半導体メモリの一例として、紫
外線消去型再書き込み可能な読み出し専用メモリ（以下
、ＢＦＲＯＭと略記する。）における一部をＷ、４図に
示している。ここで、ＢＬ・・・はビット線、ＭＣ・・
・は上記各ビットａにそれぞれ複数個接続されたメモリ
セルトランジスタ、ＷＬ・・・は上記メモリセルトラン
ジスタＭＣ・・・のアレイＪζおける同一行の複数個の
メモリセルを選択するためのワード線、Ｃ８・・・は上
記ビット線ＢＬ・・・に直列に接続され九カラム選択ト
ランジスタ、ＳＬは上記各トランジスタＣ８・・・を介
して複数のビットＭＡＢＬ・・・に共通接続されたセン
ス線、ＣＬは上記センス線ＳＬに挿入接続された電位ク
ランプ用トランジスタ、ＬＤは上記センス線ＳＬとＶＩ
Ｄ電源端との間に接続されたビット線負荷トランジスタ
、ｄ（ｌ　ｅ　ｄｌ・・・はカラム選択信号、ｗｏ、ｗ
、・・・はワード線選択信号である。

一方、ダミービット線ＤＥＬには、ダミーセルトランジ
スタＤＭＣ，ダミーセル選択トランジスタＤＯ８が接続
されておル、ダミーセンスａＤｓＬニはダミー用電位り
ラング用トランジスタＤＣＬ、ダミービット線負荷トラ
ンジスタＤＬＤが接続されている。そして、上記センス
線ＳＬの一端およびダミーセンス線ＤＳＬの一端はビッ
ト線センスアンプ（差動増幅回路）ＳＡの差動入力端に
接続されている。また、前記電位クランプ用トランジス
タＣＬおよびダミー用電位クランプ用トランジスタＤＣ
Ｌの各ゲートにはデータ読み出し時にバイアス回路ＶＢ
から所定のバイアス電圧が供給される。

なお、ＶＤＤは電源電圧、ｖｓ８　　は接地電圧である
。

いま、データ読み出しに際して、１個のカラム選択トラ
ンジスタＣ８が選択され、１本のワード線ＷＬが選択さ
れてハイレベルになることによって１個のメモリセルＭ
Ｃが選択されたとする。この場合、上記選択セルＭＣの
閾値電圧Ｖｔｈが低ければ、センスｍｓＬの電位はダミ
ーセルＤＡＩＣ側のダミーセンス＃　ＤＳＬの電位より
低くなシ、この両電位の電位差がセンスアンプＳＡで増
幅され、センスアンプ出力としてハイレベルが出力する
。これに対して、上記選択セルＭＣのＶｔｈが高ければ
、センスｆｆ１８Ｌの電位はダミーセンス線ＤＳＬの電
位より高くなシ、センスアンプＳＡの出力としてロウレ
ベルが出力する。なお、電位クランプ用トランジスタＣ
Ｌは、データ読み出し時にメモリセルへの誤書き込みを
防ぐためビット線電位を比較的低電位に保つためのもの
である。また、通常、ダミーセルトランジスタＤ　Ｍ　
ＣはメモリセルトランジスタＭＣ・・・　と同じサイズ
のものが用いられておシ、ダミーセルＤＭＣはＶｔｈが
低い場合のメモリセセルＭＣ・・・　と同一のコンダク
タンスを持つように設定されている状態で前記選択セル
ＭＣのＶｔｈが低い場合にセンス線電位がダミーセンス
線電位より低くなるためには、ビット線負荷ＬＤのコン
ダクタンス１１ｍ１をダミービット線負荷ＤＬＤのコン
ダクタンス、９ｍ、より小さく設計しておく必要がある
。

但し、上記コンダクタンスの差が余シ大きすぎると、前
記選択セルＭＣのｖｔｈが高い場合にセンス線電位とダ
ミーセンス線電位との差が小さくなり、センスマージン
が小さくなってしまう。

次に、上記ビット線負荷ＬＤとダミービット線負荷ＤＬ
Ｄとの負荷比の変化、即ち、ｌ１ｍ、／！１ｍ、　　に
対する上記第４図の回路の動作速度の変化について検討
する。仮ｌこ、選択セルのＶｔｈが低い場合のデータ読
み出しを　１　読み、上記Ｖｔｈが高い場合のデータ読
み出しをＯ読みと定義すると、上記回路の動作速度は第
５図に示すように負荷比に依存する。即ち　１　読みの
場合の動作速度は、負荷比を減らしてゆくと増加し、負
荷比が１の点で無限大となる。これに対して、　０　読
みの場合の動作速度は、負荷比を増加するにつれて増加
する。

この結果、第４図のメモリのアクセスタイムを最小にす
るには、上記２つの動作特性の曲線の交点の負荷比を選
べばよいということになシ、この値は、実験によれば、
デバイスの特性にも左右されるが、２．５付近である。

一方、前記センスアンプＳＡのセンス動作に要する時間
は、センス線ＳＬの寄生付加容量にも依存し、センス動
作の高速化のためには上記容量の低減化が必要であった
。このような理由から、ビット線負荷ＬＤは最小デザイ
ンルールのチャネル長を有するように設計され、しかも
、メモリセルのコンダクタンスとの整合性を考慮してコ
ンダクタンスを小さくする必要があるのでそのチャネル
幅も小さく設計されてお）、このビット線負荷トランジ
スタＤＬのパターンレイアウトは第６図（ａ）に示すよ
うに形成されている。

また、ダミービット線負荷トランジスタＤＬＤのパター
ンレイアウトは第６図（ｂ）ｌこ示すように形成されて
おシ、ビット線負荷トランジスタｌこ対応する第１のト
ランジスタＱ　Ａと付加分の第２のトラン記第６図（ａ
）　、　（ｂ）において、Ｓはソース領域、Ｇはゲート
′Ｆ！ｔ＠７．．、Ｄはドレイン領域、６１はソースコ
ンタクト、６２はソース配線、６３はドレインコンタク
ト、６４ｆ′ｉドレイン配線、Ｌはチャネル長である。

ところが、素子の微細化に伴い、セルが微細化され、負
荷が微細化されるにしたがって、素子のチャネル幅Ｗ１
チャネル長りに対する直線性が保てなくなり、また、そ
の誤差も製造ロフト間、メモリチップ間でばらつくよう
になってきた。この原因として、チャネル長のばらつき
△Ｌによるシ璽−トチャネル効果や、第６図（ａ）　、
　（ｂ）中に点線で示すように生じるパターン変換差Δ
Ｗやチャネル幅のばらつきΔＷ′によるナローチャネル
効果が挙げられる。この結果、ビット線負荷トランジス
タに対応するトランジスタＱＡのＷ／Ｌに対して付加分
の負荷トランジスタＱＢのＷ／Ｌの直線性がなくなシ、
前記した負荷比Ｊｉｍ、７１１ｍ、が最適設計値からず
れてしまい、しかも、この負荷比がロット間、チップ間
でばらつき、“１″読みの速度と°０”読みの速度とが
不平衡になるという問題が生じている。

上記”１”読み、“０”読みの動作速度の不平衡を是正
するために、前記ΔＬ、ΔＷ、△Ｗ′を無視し得る程度
ζこ十分大きなり、Ｗの値、即ち、たとえば１．０μｍ
デザインルールにあっては４．０μｍ程度のり。

Ｗを有する負荷トランジスタを使えばよいが、これに伴
ってセンス線、ダミーセンス線の寄生容量が増え、本質
的にアクセスタイムの悪化を引き起こしてしまう。

（発明が解決しようとする課題）本発明は、上記したようにビット線とダミービット線と
の負荷比がロット間やチ、ツブ間でばらついて最適設計
値からずれてしまい、”１”読みと°０”読みとの動作
速度が不平衡になるという問題点を解決すべくなされた
もので、上記負荷比のばらつきが小さく、１”読み、“
０”読みの動作速度の不平衡が生じ難く、シかも、ビッ
ト線負荷による寄生容量の増大分が少なく、それｌこよ
る動作速度への悪影響が殆んど生じない半導体メモリを
提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明は、ビット線に接続されているメモリセルからの
読み出し電位とダミービット線に傍続されているダミー
セルからの読み出し電位との電位差をセンス増幅してデ
ータ読み出しを行う半導体メモリにおいて、上記ビット
線の負荷およびダミービット線の負荷としてそれぞれ複
数のトランジスタを並列接続して形成し、且つ、上記ビ
ット線負荷用の複数のトランジスタおよびダミービット
線負荷用の複数のトランジスタをそれぞれ同じ１種類ま
たは２種類以上のトランジスタによ多形成してなること
を特徴とする。

（作用）上記したように形成されたビット線負荷トランジスタお
よびダミービット線負荷トランジスタによれば、素子の
微細化に伴ってパターン変換差、チャネル長のばらつき
、チャネル幅のばらつきが生じたとしても、全体として
の負荷隼が常に一定になシ、＠１°読みと１０”読みと
の動作速度の不平衡は生じ難い。しかも、上記ばらつき
の影響を軽減するために負荷トランジスタのサイズを特
に大きくする必要もなく、ビット線負荷容量が不要に大
きくなることもないので、動作速度への悪影響は殆んど
生じない。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（−）　、　（ｂ）は、第４図１こ示したよりな
ＥＰＲＣＭに使用されるビット線負荷トランジスタＬＤ
　、ダミービット線負荷トランジスタＤＬＤ　　のパタ
ーンレイアウトを示している。上記ビット線負荷トラン
ジスタＬＤおよびダミービット線負荷トランジスタＤＬ
Ｄは、それぞれ複数個のＭＯＳ　トランジスタが並列接
続されてなシ、且つ、それぞれ同じ１種類または２種類
以上のトランジスタによ多形成されている。ここでは、
上Ｇ己トランジスタＬＤ。

ＤＬＤ　　が全く同じチャネル長Ｌ１チャネル幅Ｗ１コ
ンタクトサイズ、トランジスタサイズ、向きを有する１
種類のトランジスタからなり、その負荷比、ｐｍ、／ｇ
ｍｓが２５の場合のパターンレイアクトを示している。

即ち、ビット線負荷トランジスタＬＤは、２個のＰチャ
ネルトランジスタＰＩ。

Ｐｚが並列接続されてなシ、ダミービット線負荷トラン
ジスタＤＬＤ　　は５個のＰチャネルトランジスタＰ３
〜Ｐ７が並列接続されている。ここで、Ｓはソース領域
、Ｇはゲート電極、Ｄはドレイン領域、１１はノースコ
ンタクト、Ｉ２はソース配線、１３はドレインコンタク
ト、１４はドレイン配線である。

上記したようなパターンレイアウトによれば、素子の微
細化に伴ってパターン交換差、チャネル長のばらつき、
チャネル幅のばらつきが個々の素子に生じたとしても、
全体としての負荷比は常に５７２（＝４５）になる。こ
の場合、ダミービット線負荷トランジスタＤＬＤ　　の
トランジスタ数が多いことによって第４図中のダミービ
ット線ＤＢＬの負荷容量が増えるが、ダミービット線の
電位はメモリの動作中端んど変化しないので、メモリの
アクセスタイ゛ムが低下することはない。また、ビット
線負荷トランジスタＬＤ　ｉこよる負荷容量の増大分は
僅かであシ、これによる動作速度への悪影響は殆んど生
じない。

なお、上記実施例における負荷比をたとえば２．３３　
にする場合には、ビット線負荷トランジス１’　ｉｌ−
３Ｎ、ダミービット線負荷トランジスタ数を７個にすれ
ばよい。

また、ビット線負荷トランジスタＬＤ、ダミービット線
負荷トランジスタＤＬＤを同じ２種類以上のトランジス
タで形成すれば、所望の負荷比を得るために必要な素子
数が少なくて済む場合がある。

たとえば負荷比４／３　　を１種類のトランジスタで実
現する場合には、ビット線負荷として３個のトランジス
タ、ダミービット線負荷として４個のトランジスタで計
７ｍ８要であるが、第２図（ａ）　、　（ｂ）に示すよ
うに、ビット線負荷ＬＤとしてチャネル幅が２Ｗの１個
のＰチャネルトランジスタＰＩＪおよびチャネル幅が４
Ｗの１個のＰチャネルトランジスタＰＪ２を並列接続し
、ダミービット線負荷ＤＬＤ　’としてチャネル幅が２
Ｗの２個のＰチャネルトランジスタＰＪ　ｓ　、　Ｐｚ
　４およびチャネル幅が４Ｗの１個のＰチャネルトラン
ジスタＰ１５を並列接続すれば、使用トランジスタ数は
５個で済む。

なお、実際のＥＰｌ’ｌＯΔｆにおいては、スタンバイ
状態でのビット線電流消費を防ぐため、第二図に：示す
ように、ビット線負荷トランジスタＬＤとＶＤＤ１！源
端との間およびダミービット線負荷トランジスタＤＬＤ
とＶ。電源端との間に、チップイネーブル信号ＣＥによ
りゲート制御されるスイッチ用のＰチャネルトランジス
タＰ３１．Ｐｚ２が挿入されることか多い。また、セン
ス＠ＳＬとＶＳ２　端との問およびダミーセンス線ＤＳ
ＬとＶＳｓ　　端との間に、前記ＣＥ傷信号よりゲート
制御されるプルダウン用（フローティング防止用）のＮ
チャネルトランジスタＮ３１．Ｎ３２が挿入される。し
たがって、ＣＢ倍信号高レベル（スタンバイ状態）のと
き、トランジスタＰｓ　Ｚ　、Ｐｓｘはオフになシ、負
荷電流はオフｊこなシ、トランジスタＮｓｚ、Ｎｓｚは
オンになシ、センス線ＳＬおよびダミーセンス線ＤＳＬ
は接地電位になる。また、ＣＥ傷信号低レベル（活性状
態）のときには、トランジスタＰ３１゜Ｐｚ２はオンに
なシ、負荷電流が流れ得る状態になシ、トランジスタＮ
３１．Ｎ３２はオフになる。

この場合、トランジスタＰ３１．Ｐ３２のコンタクタン
スを負荷トランジスタＬＤ　、　ＤＬＤ　の等価コンダ
クタンスようも十分大きな値に設計しておくので、実際
にビット線およびダミービットａの負荷として働らくの
は負荷トランジスタＬＤ　、　Ｄｉ、Ｄであってスイッ
チ用トランジスタＰ３１．Ｐ３２ではない。したがって
、スイッチ用トランジスタＰ：ｘ、Ｐｓｚは、負荷トラ
ンジスタ１．Ｄ、Ｄｉ、Ｄの所要の９ｍ比を崩さなけれ
ば、必らずしもこのＪｉｍ比通シｌこ設計される必要は
ない。

なお、本発明は上記実施例のＥＰＲＯＭに限らず単一ビ
ット線にメモリセルから読み出された電位をダミーセル
から読み出された電位と比較してセルデータの読み出し
を行う単一ビットライン構造を有する牛導体メモＶｔζ
一般的Ｊこ適用可能である。

〔発明の効果〕

上述したように本発明の半導体メモリによれば、ビット
線とダミービット線との負荷比のばらつきが小さく、“
１“読み、“０”読みの動作速度の不平衡が住じ難く、
シかも、ビット線負荷による寄生容景の増大分が少なく
、それによる動作速度への悪影響が殆んど生じないので
、ＥＦＲＯＭ等に適用して効果的である。また、上記ビ
ット線の負荷およびダミービット線の負荷に対してそれ
ぞれコンダクタンスが十分大きいスタンバイ制御用のト
ランジスタを直列に挿入接続することが可能であシ、こ
れによってスタンバイ時のビット線電流消費を防ぐこと
ができる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明の一実施例に係るＥ
ＦＲＯＭ　　におけるビット線負荷トランジスタおよび
ダミービット線負荷トランジスタのノくターンレイアウ
トの一例を示す図、第２図（ａ）　、　（ｂ）は上記ノ
くターンレイアウトの他の例を示す図、第３図は第１図
（−）　、　（ｂ）の負荷トランジスタの実際の使用例
を示す回路図、第４図はＥＦＲＯＭ　　の一部を示す回
路図、第５図は第４図のＢＦＲＯＭ　　におけるビット
線とダミービット線との負荷比に対する回路動作速度の
関係を示す特性図、第６図（ａ）　、　（ｂ）は従来の
ＥＰＲＯＭ　　におけるビット線負荷トランジスタおよ
びダミービット線負荷トランジスタのパターンレ。イアウドを示す図である。ＭＣ・・・メモリセル、ＤＭＣ・・・ダミーメモリセル
、ＢＬ・・・ビット線、ＤＢＬ・・・ダミービット線、
ＳＬ・・・センス線、ＤＳＬ・・・ダミーセンス線、Ｌ
Ｄ・・・ビット線負荷、ＤＬＤ・・・ダミービット線負
荷、ＳＡ・・・センスアンプ、Ｐ１〜Ｐ７．Ｐ１１〜Ｐ
ｘｓ、Ｐｓｘ、Ｐｓｚ・・・Ｐチャネルトランジスタ。出願人代理人　弁理士　　鈴　江　武　音節１図（ａ）　　　　　　　　　（ｂ）第２図 ■５ｓｖＳＳ第３図

Claims

【特許請求の範囲】

（１）ビット線にメモリセルから読み出された電位とダ
ミービット線にダミーセルから読み出された電位との電
位差をセンス増幅してデータ読み出しを行う半導体メモ
リにおいて、上記ビット線の負荷およびダミービット線
の負荷としてそれぞれ複数のトランジスタを並列接続し
て形成し、且つ、上記ビット線負荷用の複数のトランジ
スタおよびダミービット線負荷用の複数のトランジスタ
をそれぞれ同じ１種類または２種類以上のトランジスタ
により形成してなることを特徴とする半導体メモリ。
（２）前記ビット線の負荷に対してそのトランジスタ全
体の等価コンダクタンスより十分大きいコンダクタンス
を有するスタンバイ制御用のスイッチ用トランジスタを
直列に接続し、前記ダミービット線の負荷に対してその
トランジスタ全体の等価コンダクタンスより十分大きい
コンダクタンスを有するスタンバイ制御用のスイッチ用
トランジスタを直列に接続してなることを特徴とする第
１項記載の半導体メモリ。