JPH01231448A - 調歩式データ多重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重装置において低速回線側に入力さ
れる調歩式データを調歩再生し、データ部分のみを多重
化し、対向局の時分割多重装置において再びスタートビ
ット、ストップビットを付加して低速回線側から出力す
る多重化方式に関する。

〔従来の技術〕

従来、この種の多重化方式としては、入力される調歩式
データのストップビットからスタートビットへの変化点
を検出し、内部クロックを起動してサンプリングパルス
を発生させ入力調歩式データをサンプリングし、そのデ
ータ部分だけを取り出し、他の低速回線データと共に多
重化し、対向局へ伝送して分離化後、スタートビット、
ストップビットを付加して出力していた。

〔発明が解決しようとする課題〕

従来の調歩式データ多重化方式の問題点を、第３図の多
重化方式のシステムブロック図を参照しながら説明する
。

なお、第３図において、時分割多重装置１０２．１０６
が、多重化回線１０４、変復調装置１０３．１０５を介
して対向して設置され、時分割多重装置１０６の低速回
線側に変復調装置１０７．１０９と低速回線１０８を介
して端末装置１１０が接続され、時分割多重装置１０２
の低速回線側に端末装置１０１が接続されている。

第３図に示すシステムにおいて、時分割多重装置１０６
が端末１１０から変復調装置１０７．１０９と回線１０
８を介して、第２図（１）に示す調歩式データを受信し
た際、回線上の雑音等の影響を受はビット誤りが生じ、
第２図（２）に０で示す如（誤って入力された場合、第
２図（２）のキャラクタ２は１ビツトシフトした位置か
ら調歩再生する為、キャラクタ２のストップビット（Ｓ
Ｐ）は、本来のキャラクタ３のスタートビット（ＳＴ）
位置に当たることになる。

ここで従来の調歩式データ多重化方式では、この様な調
歩同期誤りの際データを多重化しない方式となっており
、対向局の低速回線から出力される再生データは第２図
（３）の如く２キャラクタ分の空き状態となっていた。

従って同一文字や数字等番連送した場合、調歩同期デー
タで一般に用いられる方式即ち水平パリティ方式、垂直
パリティ方式の何れにおいても検出されず、空き状態と
なった調歩式データがそのまま上位側処理に移行され、
そこで異常検出され、応答が返送されないまま通信不能
となり、本来の通信手順が正常に働かない欠点があった
。

本発明の目的は、このような欠点を除去した調歩式デー
タ多重化方式を提供することにある。

〔課題を解決するための手段〕

本発明は、調歩式データを調歩再生する多重化方式にお
いて、 入力調歩式データのストップビット極性の連続を監視す
る手段と、 ストップビット極性の連続が途切れたことによりクロッ
ク発生部からのクロックを制御する手段と、 その制御されたクロックによりサンプリングパルスを発
生する手段と、 発生されたサンプリングパルスにより入力調歩式データ
をサンプリングし、直並列変換する手段とを有し、 入力調歩式データ中のビット誤りによって調歩同期エラ
ーを発生した場合、正規のエレメント位置を元にした受
信データを多重化することを特徴としている。

（実施例〕 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例である調歩同期データの多重
化方式を示したブロック図である０本実施例の調歩式デ
ータ多重化方式は、第３図に示した多重化システムの時
分割多重装置１０２．１０６内において用いられる。

本実施例の調歩式データ多重化方式は、インタフェース
回路（ＩＮＦ）２と、Ｚ−Ａ極性変化点検出回路（Ｚ−
Ａ−ＤＥＴ）７と、クロック発生回路（ＣＬＣＫ−ＧＥ
Ｎ）８と、ゲート回路（Ｇ）６と、サンプルカウンタ（
ＳＭＰＬ−ＣＴＲ）４と、エレメントカウンタ（ＥＬＭ
Ｔ−ＣＴＲ）５と、直並列変換回路（Ｓ／Ｐ）３とを備
えている。

インタフェース回路２は、入力される調歩式データをレ
ベル変換する。

Ｚ−Ａ極性変化点検出回路７は、レベル変換された調歩
式データのＺ極性からＡ極性への変化点を検出し、ゲー
ト回路６を制御する。

サンプルカウンタ４は、ゲート回路６を通して得られる
クロックを計数し、調歩式データの各ビットの中央位置
（データ速度の１６倍のクロックを用いた場合、８番目
のクロック）でサンプリングパルスを出力し、直並列変
換回路３およびエレメントカウンタ５に加える。

直並列変換回路３は、サンプリングパルスで調歩式デー
タをサンプリングする。

エレメントカウンタ５は、サンプリングパルスにより調
歩式データのエレメント長（１キヤラクタ長）を計数す
る。

以上の構成は、従来の澗歩式データ多重化方式の構成と
同一である。

本実施例の多重化方式は、以上の構成に加えて、さらに
入力調歩式データのＺ極性の連続を監視するＺ極性検出
回路（Ｚ−ＤＥＴ）９と、Ｚ極性の連続が途切れたこと
によりクロック発生回路８からのクロックを制御するゲ
ート回路（Ｇ）１０と、その制御されたクロックにより
サンプリングパルスを発生するサンプルカウンタ（ＳＭ
ＰＬ−ＣＴＲ）１１と、エレメント長を監視するエレメ
ントカウンタ（ＥＬＭＴ　−ＣＴＲ）１２と、入力デー
タを直並列変換する直並列変換回路（Ｓ／Ｐ）１３と、
ゲート回路（Ｇ）２２とを備えている。

調歩同期データ入力端子１は、インタフェース回路２を
介して、Ｚ−Ａ極性変化点検出回路７と、Ｚ極性検出回
路９と、直並列変換回路３．１３とに接続されている。

クロック発生回路８は、Ｚ−Ａ変化点検出回路７と、ゲ
ート回路６．１０と、Ｚ極性検出回路９とに接続されて
いる。

直並列変換回路３．１３は、中央処理回路（ＣＰＵ）１
４のデータバスに接続されると共に、リードオンリメモ
リ（ＲＯＭ）１５、ランダムアクセスメモリ　（ＲＡＭ
）１６、プログラマブル割込制御回路（ＰＩＣ）１７、
システムタイミングコントローラ（ＳＴＣ）１Ｂ、送信
回路（ＴＭＴ）１９に接続されている。送信回路１９は
、インタフェース回路２０を経て多重化データ出力端子
２１に接続される。

次に本実施例の調歩式データ多重化方式の動作を説明す
る。ここでは第３図の端末装置１１０からの調歩式デー
タが、低速回線１０８等の影響により、第２図（２）の
如くビット誤りを生じて時分割多重装置１０６に入力さ
れた場合の動作を説明する。

第１図のデータ入力端子１に加えられた調歩式データ（
第２図（２））は、インタフェース回路２でレベル変換
された後、Ｚ−Ａ変化点検出回路７、Ｚ極性検出回路９
、直並列変換回路３．１３に加えられる。

Ｚ−Ａ変化点検出回路７は、Ｚ極性からＡ極性への変化
点を検出し、第２図（４）に示す変化点検出信号を、ゲ
ート回路６に加える。

ゲート回路６は、変化点検出信号が入力されると、クロ
ック発生回路８からのクロックをサンプルカウンタ４に
加える。サンプルカウンタ４は、８番目のクロックでサ
ンプリングパルスを出力する。このサンプリングパルス
を第２図（７）に示す。入力された調歩同期データは第
２図（２）の如くビット誤りを生じているので、調歩同
期再生のサンプリングパルスは第２図（７）の０点の如
く１ビツトシフトした位置から開始され、キャラクタ２
のストップビットは第２図（７）の０点の如〈従来のキ
ャラクタ３のスタートビット位置に来るため、このよう
なサンプリングパルスで直並列変換回路３で調歩式デー
タをサンプルすると、調歩同期エラーとなる。

エレメントカウンタ５は、第２図（７）のサンプリング
パルスを計数し、エレメント長（１キヤラクタ長）毎に
パルスを発生し、ゲート回路２２に加える。このエレメ
ント長出力を、第２図（８）に示す。′ 一方、Ｚ極性検出回路９は、入力データのキャラクタｌ
のスタートビット点で０−１に変化し、入力データ中に
Ａ極性が１ビツトでもある間は１の状態を保持し、その
出力（第２図（９））をゲート回路１０に加える。ゲー
ト回路１０は、Ｚ極性検出回路９の出力が１の間は、ク
ロック発生回路８からのクロックをサンプルカウンタ１
１に加える。

サンプルカウンタ１１に加えられるクロックを第２図（
１０）に示す。サンプルカウンタ１１では、調歩式デー
タの各ビットの中央位置（データ速度の１６倍のクロッ
クを用いた場合、８番目のクロック）でサンプリングパ
ルスを出力しく第２図（６））、エレメントカウンタ１
２に加えると共に直並列変換回路１３に加えデータをサ
ンプリングする。このように、サンプルカウンタ１１は
第２図（２）の■のデータも第２図（６）の如くサンプ
ルしており、エレメントカウンタ１２のエレメント長出
力は第２図（１１）の如く出力される。この出力は、正
規のエレメント位置を示している。

従って、入力された調歩同期データが調歩誤りを発生し
た場合、直並列変換回路３からの並列デ−タの代りに直
並列変換回路１３からの並列データを中央処理回路１４
の制御の下、ランダムアクセスメモリ１６に蓄えた後、
他の低速回線からのデータと共にランダムアクセスメモ
リ１６から送信回路１９に逐次送出され、多重化データ
として多重化データ出力端子２１から出力される。

受信側ではこのデータを再生し、低速側に送出すること
によりデータの空き状態を生ぜず低速回線から出力され
る。

〔発明の効果〕

以上説明したように本発明は、調歩式データのストップ
ビット極性が連続して１キャラクタ以上検出されない場
合に起動するサンプルカウンタにより発生されるサンプ
リングパルスにより入力調歩式データをサンプリングし
、直並列変換し、入力調歩式データが調歩同期エラーを
発生した場合、調歩同期エラーのキャラクタを多重化せ
ず、上記直並列変換されたデータを多重化することによ
り調歩式データの空き状態を生じさせない効果がある。

【図面の簡単な説明】

第１図は本発明の調歩式データ多重化方式の一実施例の
ブロック図、 第２図は動作を示すタイムチャート、 第３図は時分割多重装置を用いたシステム構成図である
。 １・・・・調歩同期データ入力端子 ２・・・・インタフェース回路 ３・・・・直並列変換回路 ４・・・・サンプルカウンタ ５・・・・エレメントカウンタ ６・・・・ゲート回路 ７・・・・Ｚ−Ａ変化点検出回路 ８・・・・クロック発生回路 ９・・・・２極性検出回路 １０・・・・ゲート回路 １１・・・・サンプルカウンタ １２・・・・エレメントカウンタ １３・・・・直並列変換回路 １４・・・・中央処理回路 １５・・・・リードオンリメモリ １６・・・・ランダムアクセスメモリ １７・・・・プログラマブル割込制御回路１８・・・・
システムタイミングコントローラ１９・・・・送信回路 ２０・・・・インタフェース回路 ２１・・・・多重化データ出力端子 ２２・・・・ゲート回路 代理人　弁理士　　岩　佐　　義　幸

Claims (1)

【特許請求の範囲】
1. （１）調歩式データを調歩再生する多重化方式において
   、 入力調歩式データのストップビット極性の連続を監視す
   る手段と、 ストップビット極性の連続が途切れたことによりクロッ
   ク発生部からのクロックを制御する手段と、 その制御されたクロックによりサンプリングパルスを発
   生する手段と、 発生されたサンプリングパルスにより入力調歩式データ
   をサンプリングし、直並列変換する手段とを有し、 入力調歩式データ中のビット誤りによって調歩同期エラ
   ーを発生した場合、正規のエレメント位置を元にした受
   信データを多重化することを特徴とする調歩式データ多
   重化方式。