JPH01228223A - 並列比較型アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば、高速変換が要求される画像処理用
のアナログ・ディジタル変換器（以下、ＡＤＣと略称す
る）として用いて好適な並列比較型ＡＤＣに係り、特に
、その比較器の個数を大幅に減少させることができる並
列比較型ＡＤＣに関するものである。

「従来の技術」 従来、高速変換が可能なｎビット出力の並列比較型ＡＤ
Ｃは、第２図に示すように構成されていた。この図にお
いて、５は抵抗ｍ　Ｒ／２とＲの２種類の抵抗６と７を
複数個直列接続してなる区分基準電圧発生回路であり、
その両端の電圧ＴａとＴｂには、正側基準電圧ＶＲＨと
負側基準電圧ＶＲＬが各々印加され、その中央の電圧Ｔ
ｃには、中心電圧ＶＲＭが印加される。この中心電圧Ｖ
ＲＭは、正側基準電圧ＶＲ■と負側基準電圧ＶＲＬとの
中間電位であり、交流的な零電位に相当する。そして、
区分基準電圧発生回路５の各電圧Ｔａ、Ｔｂ間は、抵抗
６．７．・・・によって２ｎ等分割されており、各抵抗
６，７．・・・の接続点、すなわちｍ’（＝２”−１）
個の基準電圧節点Ｐ、＝Ｐｍ’からは、一定の電圧差を
有するｍ′種類の区分基準電圧■、〜ｖｍ’が各々出力
される。これらの各区分基準電圧Ｖ１〜Ｖｍ’は、比較
５　Ｃ＋〜Ｃｍ”の一方の入力端に各々供給され、また
各比較器０１〜Ｃｍ’の他方の入力端には、入力電圧Ｔ
ｉｎを介して被変換対象となるアナログ入力電圧Ｖｉｎ
が各々供給される。これにより、全ての比較器Ｃ、−Ｃ
ｍ’は、アナログ入力電圧Ｖｉｎと各区分基準電圧■１
〜Ｖｍ’とを各々同時に比較し、その比較結果をエンコ
ーダ８へ供給する。このエンコーダ８は、比較器Ｃ３〜
Ｃｍ’から出力されるｍ°ビットのビットパターンを、
ｎビットのバイナリコードに変換する。以上により、入
力電圧Ｔｉｎに入力されたアナログ入力電圧Ｖｉｎが、
高速でｎビットのディジタル・データに変換され、出力
電圧Ｔｏｕｔから出力される。

「発明が解決しようとする課題」 ところで、上述した従来のｎビット出力の並列比較型Ａ
ＤＣにおいては、正側基Ｑ電圧ＶＲＩ＋と負側基準電圧
ＶＲＬとの間を２ｎ等分割して区分基準電圧Ｖ、〜Ｖｍ
’を設定していたので、これらの各区分基準電圧Ｖ１〜
Ｖｍ’と同数の２ｎ−１個の比較器が必要であり、出力
ビツト数ｎを増加させようとすると、膨大な数の高精度
比較器を必要とし、またエンコーダ８の構成も非常に複
雑となり、これが、集積化等、製造コストの低減を阻害
する要因となっていた。

この発明は、上述した事情に鑑みてなされたもので、比
較器の個数を大幅に減少させることができる並列比較型
ＡＤＣを提供することを目的としている。

「課題を解決するための手段」 この発明は、基準電圧全体を指数スケールで分割すると
共に分割された各基準電圧を各々等分割する電圧節点を
有し、前記各電圧節点において得られる区分基Ｑ電圧を
各々出力する区分基準電圧発生回路と、変換対象として
供給されるアナログ入力電圧と前記各区分基準電圧とを
各々比較する比較器とを具備することを特徴としている
。

「作用」 基準電圧全体を、従来のように単に等分割するのではな
く、指数スケールで分割し、さらに分割された各基準電
圧を各々等分割し、これにより各区分基準電圧を得るよ
うにしたので、比較器の個数を従来と比較して大幅に減
少させることができる。

「実施例」 以下、図面を参照し、この発明の実施例について説明す
る。

第１図はこの発明の一実施例の構成を示す図である。こ
の図において、ｌはＲ−２Ｒラダー抵抗網によって構成
される区分基準電圧発生回路であり、抵抗値Ｒ／２　’
　（ｉは整数）の抵抗２ａを２１個直列接続してなる抵
抗群２と、抵抗値２Ｒの抵抗３とを複数個組み合わせろ
ことによって構成されている。この場合、Ｒ−２Ｒラダ
ー抵抗網によって、電圧ＴａとＴｃに各々印加される正
側基準電圧ＶＲＩ＋と中心電圧Ｖ　ＲＭ、および電圧Ｔ
ｂとＴｃに各々印加される負側基準電圧ＶＲＬと中心電
圧ＶＲＭが、２ｊ　　−（ｊ＝　ｎ　−１，ｎ　−２，
・・・、ｉ）の指数スケールで分割されており、また各
抵抗群２によって、分割された各基学電圧が各々２１等
分割されている。これにより、上記区分基準電圧発生回
路ｌにおける電圧節点Ｐ　Ｉ−Ｐ　’ｍの数ｍは、２　
”　ｘ　（ｎ　−ｉ）となる。

そして、各電圧節点Ｐ１〜Ｐｍから各々出力されたｍ種
類の区分基準電圧Ｖ１〜Ｖｍは、比較器０１〜Ｃｍの一
方の入力端に各々供給され、これにより、全ての比較器
０１〜Ｃｍが、入力電圧Ｔｉｎを介して供給されるアナ
ログ入力電圧Ｖｉｎと各区分基準電圧■１〜Ｖｍとを各
々同時に比較し、その比較結果ヲエンコーダ４へ供給す
る。このエンコーダ４は、比較器Ｃ１〜Ｃｍから出力さ
れるｍビットのビットパターンを、ｎビットのバイナリ
コードに変換し、これにより、入力電圧Ｔｉｎに入力さ
れたアナログ入力電圧Ｖｉｎが、高速でｎビットのディ
ジタル・データに変換され、出力電圧Ｔｏ、ｕｔから出
力される。

ここで、ｎ＝９ビツトで、１＝４（２’＝１６分割）と
した場合における基準電圧節点Ｐ、〜Ｐｍおよび比較器
０１〜Ｃｍの個数ｍについて説明する。

まず、９ビツトの２進数では、０〜２．”ｌまでのアナ
ログ値が表現でき、正負の表現にすると、−２５６〜θ
〜＋２５５までのアナログ値が表現でき、また、正負の
アナログ値の内、一方のみを考えると、約２８−１・２
８のアナログ値が表現できることになる。

そして、上述した一実施例においては、正側基準電圧Ｖ
ＲＩ＋をアナログ値＋２　’（−２”−’）に対応させ
、中心電圧ＶＲＭをアナログ値±０に対応させている。

また、正側基準電圧ＶＲＩ＋をアナログ値２６に対応さ
せると共に、中心電圧ＶＲＭを基準としてアナログ値２
７，２８，２５．２４（−２１）に対応する指数スケー
ルで、電圧節点を設け、さらに、上記各節点間を、＋６
（＝２１＝２’）等分割している。すると、正側での電
圧節点数は、２　’Ｘ　（ｎ　−１）−８０となり、正
負両側では、２　ｉ　＋　ｌ　Ｘ　（ロー１）−１６０
となる。したがって、ｎ＝９ビツトで、ｍ＝４の場合、
括■電圧節点Ｐ１〜Ｐｍおよび比較器ＣＩ〜Ｃｍの個数
ｍは、！６０となる。

同様にして、 ｎ＝９ピントで、ｍ＝５の場合、ｍ＝　２５６個ｎ＝９
ヒツトで、ｍ＝６の場合、ｍ＝　３８４個となる。

これに対し、従来の９ビツト出力の並列比較型ＡＤＣに
おいては、２’−１＝５１１個の比較器を必要とした訳
であるから、上述した実施例によれば、比較器のｇ数を
大幅に削減することができることになる。

「発明の効果」 以上説明したように、この発明によれば、基■電圧全体
を、従来のように単に等分割するのではなく、指数スケ
ールで分割し、さらに分割された各基亭電圧を各々等分
割し、これにより各区分基準電圧を得るようにしたので
、比較器の個数を従来と比較して大幅に減少させること
ができ、この結果、小規模の回路構成で出力ビツト数を
増加させることができ、集積度を向上させて製造コスト
の低減を図ることが可能となるという効果が得られ、特
に、指数関数的な特性を有する人間の視感度に関係する
映像信号を取り扱う画像処理回路等に用いて好適である
。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は従来の並列比較型ＡＤＣの構成を示すブロック
図である。 ｌ・・・・・区分基準電圧発生回路、 ２　・・・抵抗群（抵抗値Ｒ）、 ２ａ・・・・・・抵抗（抵抗値Ｒ／２１）、３・　・・
抵抗（抵抗値２Ｒ）、 Ｐ１〜Ｐｍ・・・・電圧節点、 ■、〜Ｖｍ・・・・・・区分基準電圧、Ｃ５〜Ｃｍ・・
比較器。 出願人　　ヤ　マ　ハ　株式会社

Claims (1)

【特許請求の範囲】
1. 基準電圧全体を指数スケールで分割すると共に分割され
   た各基準電圧を各々等分割する電圧節点を有し、前記各
   電圧節点において得られる区分基準電圧を各々出力する
   区分基準電圧発生回路と、変換対象として供給されるア
   ナログ入力電圧と前記各区分基準電圧とを各々比較する
   比較器と、を具備することを特徴とする並列比較型アナ
   ログ・ディジタル変換器。