JPH01220052A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信におけるデータ転送に利用する。

本発明はチャネル装置と入出力装置間のデータ転送を行
い、チャネル装置からのデータ転送要求抑止信号により
データ転送要求を抑止し、データ転送要求抑止の解除信
号によりデータ転送要求の送出を再開する入出力制御装
置に関する。

〔概要〕

本発明はチャネル装置と入出力装置間のデータ転送を行
い、チャネル装置からデータ転送要求抑止信号が送出さ
れたときにはデータ転送要求を抑止し、データ転送要求
抑止解除信号が送出されたときにはデータ転送要求の送
出を再開する入出力装置において、 チャネル装置から転送の抑止が指示され、これが復旧し
た後の転送要求は指示される前の転送要求より転送速度
を下げてそれ以降の転送の抑止指示を抑えることにより
、 転送速度を著しく低下させたり、オーバヘッドを起こす
ことなく、最適な速度で転送ができるようにしたもので
ある。

〔従来の技術〕

電子計算機システムにおいては、一般にチャネル装置と
入出力制御装置との間でデータを接受するために入出力
インタフェースが用意されている。

入出力インタフェースの転送方式にはいくつかの種類が
あるが、今日もっとも高速な転送が行われる方式として
一般に知られているのは２種類のタグ線を用いた非応答
確認方式で、Ｄ　Ｓ　Ｆ　（Ｄａｔａ−３ｔｒｅａｍｉ
ｎｇ　Ｆｅａｔｕｒｅ）と呼ばれている。第４図はこの
方式を示したものである。この方式に関してはＩＢＭ社
発行のｒｌＢＭ　Ｓｙｓｔｅｍ／３６０　ａｎｄ　Ｓｙ
ｓｔｅｍ／３７Ｑ１１０　Ｉｎｔｅｒｆａｃｅ　ｃｈａ
ｎｎｅｌ　ｔｏ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ　Ｏｒｉｇ
ｉｎａｌｅｑｕｉｐｍｅｎｔ　Ｍａｎｕｆａｃｔｕｒｅ
’ｓ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｊに詳述されている。

〔発明が解決しようとする問題点〕

上述したＤＳＦ方式はチャネル装置の状態つまりチャネ
ル装置がデータを送受する用意ができているか否かにか
かわらず一方的に転送要求を行う。

このためチャネル装置が転送に追随できない場合には転
送失敗となり転送の最初からやり直すことになり、むだ
な時間を費やする。

これを防ぐ方法としてチャネル装置が一時的に転送要求
の抑止を指示する方法がある。これはサプレスデータと
呼ばれるもので、チャネル装置は入出力制御装置のデー
タ転送要求に対して応答できないことを予知して、人出
力制御装置に対して転送の抑止要求を送出する。　　・ この方法はある程度有効であるが、装置間の距離は不定
であるため、チャネル装置が４番目の転送要求を抑止し
ようとしても、入出力制御装置は３番目の転送要求を抑
止してしまうようなことが起こる。

また、入出力制御装置では、転送が抑止され、−旦中断
すると再開のために時間がかかる。こめように転送の中
断および再開にはオーバーヘッドが伴うため、頻繁に転
送要求の抑止が行われると転送速度が著しく低下する問
題がある。

本発明はこのような問題を除去するもので、転送速度を
著しく低下させ、オーバヘッドを起こすことなく、最適
な速度で転送を行うことができる装置を提供することを
目的とする。

〔問題点を解決するための手段〕

本発明は、チャネル装置と入出力装置との間に接続され
、このチャネル装置に対するデータ転送要求を制御する
要求制御回路と、上記チャネル装置からのデータ転送を
受付ける受付制御回路と、上記チャネル装置からのデー
タ転送要求抑止信号を検出する抑止信号検出回路とを備
え、前記要求制御回路はこの抑止信号検出回路の検出出
力が送出されている期間にわたり前記チャネル装置に対
するデータ転送要求を抑止する手段を含む入出力制御装
置において、前記要求抑止検出回路の検出出力の履歴を
記憶する要求抑上記憶回路を設け、前記要求制御回路は
、この要求抑上記憶回路に記憶された履歴が所定条件を
越えるときにデータ転送速度を低下させる要求を発生す
る手段を含むことを特徴とする。

〔作用〕

チャネル装置と入出力装置との間にあって、チャネル装
置との間でデータ転送要求信号、データ転送受付信号を
非応答確認形式で送受しながらデータ転送を行い、かつ
チャネル装置からのデータ転送要求抑止信号がデータ転
送要求抑止を示すと、データ転送要求を抑止し、データ
転送要求抑止の解除を示すとデータ転送要求の送出を再
開する。

データ転送要求抑止信号がデータ転送要求の抑止を示し
ているときには、データ・転送要求抑止検出回路が抑止
を示していることを検出し、データ転送要求抑止記憶回
路がそのデータ転送要求の抑止を検出したことを記憶す
る。

データ転送要求制御回路は、データ転送要求抑比検出回
路がデータ転送要求の抑止を検出しているときにデータ
転送要求を抑止し、また、データ転送要求の抑止を検出
せず、かつデータ転送要求抑止記憶回路がデータ転送要
求の抑止を記憶しているときにデータ転送要求の抑止前
の転送速度より低い転送速度でデータ転送を行うように
データ転送要求を発生する。

このようにして、データ転送時の転送速度を著しく低下
させ、オーバヘッドを起こすことなく、最適速度でデー
タ転送を行うことができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図、第２図
はデータ転送システムの全体構成を示すブロック図であ
る。

データ転送システムは第２図に示すように、メモリ装置
１０と、チャネル装置２０と、入出力制御装置３０と、
入出力装置４０とがそれぞれ接続され構成される。

本発明実施例入出力制御装置３０は第１図に示すように
、チャネル装置２０と、入出力装置４０に接続され、デ
ータ転送要求抑止信号がデータ転送要求の抑止を示して
いることを検出する要求抑止検出回路１と、この要求抑
止検出回路１がデータ転送要求の抑止を検出したことを
記憶する要求抑止記憶回路２と、要求抑止検出回路１が
、データ転送要求を抑止し、データ転送要求の抑止を検
出せずに要求抑止記憶回路２がデータ転送要求の抑止を
記憶しているときにはデータ転送要求の抑止前の転送速
度より低い転送速度でデータ転送を行うようにデータ転
送要求を発生する要求制御回路３と、データ転送の受付
けを制御する受付制御回路４とを備える。

次に、本発明実施例の動作について説明する。

第３図は本発明実施例要求制御回路の制御の流れを示す
フローチャートである。

データ転送は、入出力制御装置３０の要求制御回路３か
らのデータ転送要求信号５ｅｒｖｉｃｅ　Ｉｎ（以下Ｓ
ＶＩという）またはＤａｔａ　Ｉｎ（以下ＤＴＩという
）に対して、チャネル装置２０からのデータ転送受付信
号５ｅｒｖｉｃｅ　０ｕｔ（以下ＳＶＯという）または
ＤａｔａＯｕｔ（以下ＤＴＯという）を入出力制御装置
３０の受付制御回路４に帰すことによって行われる。こ
のときのデータ転送速度は、時間当たりのＳＶＩおよび
ＤＴＩ（またはＳＶｏおよびＤＴＯ）の数によって決定
され、単位時間当たりの数が多いほど転送は速くなり、
少ないほど遅くなる。

データ転送時に、データの転送速度が速すぎて人出力制
御装置３０側がデータ転送の準備が間に合わなくなった
場合には、入出力制御装置３０は、データ転送要求信号
であるＳＶＩまたはＤＴＩをおさえる。

これに対してチャネル装置２０側がデータの転送速度が
速すぎて、データ転送の準備が間に合わない場合にはチ
ャネル装置２０は、データ転送要求抑止信号である５ｕ
ｐｐｒｅｓｓ　０ｕｔ（以下ＳＰＯという）をオンにす
る。ＳＰＯのオンは入出力制御装置３０内の要求抑止検
出回路１によって検出され、要求抑止記憶回路２と要求
制御回路３に通知される。

要求抑止記憶回路２ではＳＰＯのオンが通知されるとＳ
ＰＯのオンを記憶し、要求制御回路３に通知する。一方
、要求制御回路３は要求抑止検出回路１によってＳＰＯ
のオンが通知されるとＳＶＩおよびＤＴＩの送出を止め
転送を中断する。

転送が中断され、ある程度の時間が経過するとチャネル
装置２０では再び転送のための準備が整うのでＳＰＯが
オフされる。ＳＰＯのオフは入出力制御装置３０内の要
求抑止検出回路１によって検出され、要求抑止記憶回路
２と要求制御回路３に送られる。要求抑止記憶回路２で
はＳＰＯのオフが通知されても、何らの変化もしない。

そして、相変わらず要求制御回路３に対してＳＰＯのオ
ンを通知する。

要求制御回路３では、要求抑止検出回路１からのＳＰＯ
のオフの通知を受けて、ＳＶＩおよびＤＴＩの送出を行
い転送を再開する・。このとき要求抑止記憶回路２から
はＳＰｏのオンが通知されているので転送の中断以前に
行われていた転送速度より転送速度を落として転送が行
われる。

ここでは、′ＳＰｏの゛オン”→“ＳＰＯのオフ”→“
転送速度をおとす”を−回のみ行ったが、必要に応じて
何回行ってもよい。

〔発明の効果〕

以上説明したように本発明によれば、チャネル装置から
転送の抑止が指示された以後の転送要求は指示される前
の転送要求より転送速度を下げてそれ以後の転送の抑止
指示を押さえることにより、転送速度を著しく低下させ
ることなく、かつオーバヘッドを起こすことなく、最適
な速度で転送を行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図はデータ転送システム全体の構成を示すブロック
図。 第３図は本発明実施例要求制御回路の制御の流れを示す
フローチャート。 第４図はＤＳＦ方式によるデータ転送の動作を表すタイ
ムチャート。 １・・・要求抑止検出回路、２・・・要求抑止記憶回路
、３・・・要求制御回路、４・・・受付制御回路、１０
・・・メモリ装置、２０・・・チャネル装置、３０・・
・入出力制御装置、４０・・・入出力装置。 特許出願人　日本電気株式会社　２゜ 代理人　　弁理士　井　出　直　孝 肩　１　図 実、２例 、￥１２　　回 実后ダ！ｊ 尾　３　回

Claims (1)

1. 【特許請求の範囲】 １、チャネル装置と入出力装置との間に接続され、この
   チャネル装置に対するデータ転送要求を制御する要求制
   御回路（３）と、 上記チャネル装置からのデータ転送を受付ける受付制御
   回路（４）と、 上記チャネル装置からのデータ転送要求抑止信号を検出
   する抑止信号検出回路（１）と を備え、 前記要求制御回路はこの抑止信号検出回路の検出出力が
   送出されている期間にわたり前記チャネル装置に対する
   データ転送要求を抑止する手段を含む 入出力制御装置において、 前記要求抑止検出回路の検出出力の履歴を記憶する要求
   抑止記憶回路（２）を設け、 前記要求制御回路は、この要求抑止記憶回路に記憶され
   た履歴が所定条件を越えるときにデータ転送速度を低下
   させる要求を発生する手段を含むことを特徴とする入出
   力制御装置。