JPH01206730A - スタック型シーケンシャル復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 スタックメモリを備えて畳込み符号の誤り訂正復号を行
うスタック型シーケンシャル復号器に関し、 内部状態メモリ部の記憶容量を削減することを目的とし
、 内部状態メモリ部とパスメモリ部とを少なくとも有する
スタックメモリを備えて、畳込み符号の誤り訂正復号を
行うスタック型シーケンシャル復号器に於いて、前記内
部状態メモリ部に、複数ビットからなるノードの内部状
態の中からｎビットおきに書込む書込手段と、該内部状
態メモリ部から、指定ノードの記憶内容と、該指定ノー
ドに対するｎ個の親ノードの記憶内容とを読出す読出手
段と、該続出手段により読出された前記指定ノードの記
憶内容と、前記親ノードの記憶内容とを組合せて、前記
指定ノードの内部状態を再生する再生手段とを備えて構
成した。

〔産業上の利用分野〕

本発明は、スタックメモリを備えて畳込み符号の誤り訂
正復号を行うスタック型シーケンシャル復号器に関する
ものである。

シーケンシャル復号器は、局所的に最も確からしいパス
を選択するごとにより、畳込み符号の誤り訂正復号を行
うものであり、誤り訂正能ツｊが大きいことから、衛星
通信方式等に於ける復号器として採用されている。

又スタソクアルゴリスム（Ｓ　ｔａｃｋ　ａｌｇｏｒｉ
ｔｈｍ）を用いたスタック型シーケンソヤル復号器と、
ファノアルゴルリスム（Ｆａｎｏ　ａｌｇｏｒｉｔｈｍ
）を用いたファン型シーケンシャル復号器とを比較する
と、前者の復号器が所要演算量が少なくて済み、且つ通
信回線の品質が悪い場合でも、誤り訂正能力の劣化か少
ない利点かある。しかし、大きいメモリ容量を必要とす
るもので、このメモリ容量の削減か要望されている。

〔従来の技術〕

従来例のスタック型シーケンシャル復号器は、例えば、
第６Ｍに示す構成を有し、５１はメｌ−’Ｊツク値メモ
リ部（ＶＡＬＵ′Ｐ、）　、５２ば深さメモリ部（ＤＥ
ＰＴＨ）　、５３は内部状態メモリ部（ＳＴＡＴＥ）　
、５４はパスメモリ部（ＦＡＴＨＰ）、５５はスタック
メモリである。又５６はセレクタ、５７は技展開処理回
路、５８はｌ・レースハック処理回路、５９は入カバソ
ファ、６０は出カバソファ、６１はタイミング発生回路
である。

受信データは、所定長のブロック毎に畳込め符号化され
ているもので、２面構成の入カバソファ５９及び出カバ
ソファ６０ば、図示を省略した構成によってブロック毎
に面切替えが行われ、−面に対する書込みが行われてい
る時に、他面に対する読出しが行われる。又タイミング
発生回路６１からのタイミング信号により枝展開処理回
路５７とトレースハック処理回路５８との動作か切替え
られ、それと共にセレクタ５６の切替制御が行われる。

又スタックメモリ５５ば、メＩ・リック値メモリ部５１
と、深さメモリ部５２と、内部状態メモリ部５３と、パ
スメモリ部５４とから構成されている場合を示し、枝展
開処理回路５７に於いて技展開処理を行う時に得られる
各ノードのパスノドリック値がメトリック値メモリ部５
〕に書込まれ、各ノードの深さが深さメモリ部５２に書
込まれ、内部符号器による各ノードの内部状態が内部状
態メモリ部５３に書込まれ、各ノードの枝展開の親ノー
トがパスメモリ部５４に書込まれる。

第７１は動作説明図であり、（ａｔは受信データのブロ
ック毎のブロックタイミング信号、（ｂ）はセレクタ５
６に加える切替信号、ＦＣ＋は枝展開処理、（ｄ）ばｌ
・レースハック処理を示す。切替信号が“′１゛′の時
、セレクタ５６は、内部状態メモリ部５３とパスメモリ
部５４とを枝展開処理回路５７に接続し、枝展開処理回
路５７は（Ｃ）に示すように枝展開処理を行う。

この枝展開処理に於いて、畳込み符号の符号化率をＲ＝
　ｎ　／　ｍとすると、パスメトリ・ツク値が最大のノ
ートから２＋Ｘ本の枝を展開し、深さメモリ部５２に書
込まれた枝展開に於ける深さに対応しく５） た入力ハノファ５９のアドレスから受信データが読出さ
れて、展開数のパスタＩ・リンク値が算出され、メトリ
ンク値メモリ部５１に書込まれ、内部符号器による内部
状態が内部状態メモリ部５３に書込まれる。そして、枝
展開が進行する場合は、深さメモリ部５２の内容が＋１
され、後退したノードから枝展開を行う場合は、後退し
たノードの深さに対応した値が深さメモリ部５２の内容
から減算される。その場合、入ノノハソファ５９の既に
読出された受信データが再度読出されてパスメトリック
値を算出する処理等により枝展開が行われる。

１ブロツクの受信データについての枝展開処理が終了す
ると、第７図のｔｂｌに示すように、切替信号は”　ｏ
　”となり、セレクタ５６ば、内部状態メモリ部５３と
パスメモリ部５４とヲトレースハノク処理回路５８に接
続する。トレースハック処理回路５８は、第７図の（ｄ
）に示すように、トレースハ・ツク処理を行い、復号出
力データを出カバソファ６０に書込むことになる。

第８図は復号過程説明図であり、ブロック長が４ビツト
で、符号化率Ｒが１／２の場合の一例を示す。この場合
の核層開数は２１−２となるから、初期状態のノートか
ら２本の技が伸ばされることになり、深さ（ＤＥＰＴＨ
）１に於けるパスメＩ・リンク値（ＶＡＬＵＥ）が最大
のノード■から２本の枝が伸ばされる。深さ２に於ける
バスメトリンク値が最大のノード■から２本の枝を伸ば
した時、ノード■を親ノードとした子ノードのパスメト
リンク値が何れも深さ２に於けるノート■のパスメトリ
ンク値より小さい場合、深さ２に戻ってノー１゛■から
２木の技を伸ばすことになる。

このノード■から伸ばした枝の深さ３に於けるバスメト
リック値が最大のノード■から次の枝を伸ばし、深さ４
に於けるパスメトリンク値が最大の接点■が終端ノード
となり、枝展開処理が終了する。そして、トレースハッ
ク処理に移行し、ノード■を基にバスメモリ部５４の親
ノードを辿ることにより、太線で示すバスが正しいバス
と判定されて、復号出力データが得られる。

第９図は内部状態の説明図であり、畳込み符号の拘束長
が５の場合に於いて、前ｊホの枝展開処理過程に於ける
ノードの内部状態が４ビツト構成で内部状態メモリ部５
３に書込まれる。

〔発明が解決しようとする課題〕

畳込み符号の拘束長を大きくすることにより、誤り訂正
能力が大きくなるものであり、従って、５０程度の拘束
長が採用されている。その場合の内部状態は、１ノード
について５０ヒツト程度を必要とするから、内部状態メ
モリ部５３の容量は非常に大きくなる欠点があった。

本発明は、内部状態メモリ部の記憶容量を削減すること
を目的とするものである。

〔課題を解決するための手段〕

本発明のスタック型シーケンシャル復号器は、複数ビッ
トの内部状態の中の一部を内部状態メモリ部に記憶させ
ることにより、記憶容量を削減するものであり、第１図
を参照して説明する。

内部状態メモリ部１とバスメモリ部２とを少なくとも有
するスタックメモリ３を備えて、畳込め符号の誤り訂正
復号を行うスタック型シーケンシャル復号器に於いて、
内部状態メモリ部１に、複数ビット例えば４ビツトから
なるノードの内部状態からｎビットおき例えば１ビツト
おきに２ビツト構成として書込む書込手段４と、内部状
態メモリ部１から指定ノードの記憶内容と、この指定ノ
ードに対するｎ個例えば１個の親ノードの記憶内容とを
読出ず読出手段５と、この読出手段５により読出された
指定ノードの記憶内容と親ノードの記憶内容とを交互に
組合せて、指定ノードの複数ビット例えば４ビツト構成
の内部状態を再生する再生手段６とを備えているもので
ある。

〔作用〕

内部状態を４ビツト構成とし、ｎ＝１として１ビツトお
きに内部状態メモリ部１に書込手段４から書込む場合、
下位１ビツト目と３ビツト目とを書込む。例えば、第２
図に於いて、ノードＡの内部状態ば（０１０１）である
が、１ビツトおきの”　１１　”を書込み、又ノードＢ
の内部状態は（００１０）であるが、１ビツトおきの“
００”を書込む。従って、内部状態メモリ部１は、ノー
ト対応に４ビツトから２ビツトに減少させることができ
るから、記憶容量を半減することができる。

又指定ノードをＡとすると、このノードＡの記憶内容の
“１１゛′と、このノードＡの親ノードＢの記憶内容の
ＯＯ”とを読出手段５により読出して、再生手段６によ
りそれらの記１．ａ内容を交互に組合せて、”　０１０
１”のノードＡの内部状態を再生することができる。

又ｎ＝３とすると、内部状態の下位１ビツトのみを内部
状態メモリ部１に書込むことになり、内部状態メモリ部
１の記憶容量を１／４に減少させることができる。その
場合、前述のノードＡに対応するアドレスには“ｌ”が
書込まれ、ノードＢに対応するアドレスには“０°゛が
書込まれることになる。そして、指定ノードを八とした
時、その記憶内容の１゛′と、その親ノードＢの記憶内
容のＯ゛と、更に、ノードＢの親ノードの記憶内容の“
１”と、更に、その親ノードの記憶内容の“０”とがそ
れぞれ読出され、それらを組合せることにより指定ノー
ＦＡの内部状態゛］０１０”を再生することかできる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第３図は本発明の実施例の要部ブロック図であり、８ヒ
ノＩ・構成の内部状態を１ヒツトおきに記１ａさせる場
合を示し、１１は内部状態メモリ部、］２はバスメモリ
部、１３はア］・レス回路、１４は書込回路、１５．１
６はラッチ回路、１７は再生回路である。第１図に於け
る書込手段４は書込回路］４に相当し、又読出手段５ば
アドレス回路１３と親ノードアドレスが記′１．ａされ
ているパスメモリ部１２とラッチ回路１５．１６とによ
り構成され、再生手段６は再生回路１７に相当する。

畳込め符号の拘束長を９とした時に、枝展開に於ける各
ノードの内部状態ばＳ。−８７の８ビ、７１・構成とな
る。書込回路１４は、この８ビット構成の内部状態Ｓ。

−３７の中から１ビツトおきのＳｏ　、Ｓ２　、Ｓ４．
Ｓｂの４ヒツトを、アドレス回路１３からのノードアド
レスに従って内部状態メモリ部１１に書込むことになる
。従って、内部状態メモリ部１１は、８ピット構成の内
部状態を書込む場合に比較して記憶容量ば１／２で良い
ことになる。

後退による枝展開を行・う場合等に於いて、成るノード
を指定して内部状態を読出す場合、そのノードアドレス
かアドレス回路１３に加えられ、内部状態メモリ部１１
から指定ノートの４ヒｙ　ｌ・の記憶内容が読出されて
、タイミング信号ｔ１によリラノチ回路１５にラッチさ
れる。そして、その指定ノードのノードアドレスを基に
パスメモリ部１２から親ノードアドレスが読出されてア
ドレス回路１３に加えられ、内部状態メモリ部１１から
指定ノードに対する親ノードの４ビットの記′ｌＱ内容
が読出され、タイミング信号Ｌ２によりラッチ回路１６
にラッチされる。

ランチ回路］５の４ピッＩ−をＳ。、Ｓ２　、　Ｓ−２
Ｓ６、ラッチ回路１６の４ヒツトをＳｌ、Ｓ３、Ｓｓ　
、Ｓ７として、再生回路１７に於いて交互に組合せるこ
とにより、指定ノードの８ビツト構成の内部状態を再生
することができる。

書込回路１４ば、通常のメモリの書込回路にデー１−回
路を組合せることにより容易に実現可能であり、又ラッ
チ回路１５．１６に加えるタイミング信号ｔ１．ｔ２は
、アドレス回路１３による続出アクセスのタイミングに
対応して形成することができる。

第４図は内部状態の再生説明図であり、前述のように指
定ノードの記憶内容をＳ。、　　Ｓｚ　、　　Ｓａ、Ｓ
５．とし、親ノートの記憶内容をＳ、、Ｓ３゜Ｓｌ、Ｓ
、として、交互に組合せることにより、５ｏ−８７の８
ヒソＩ−構成の内部状態を再生することができる。

第５図は本発明の実施例の動作説明図であり、（ａ）は
クロック信号、ｆｂ）は指定ノードアドレスＡＤ、（Ｃ
）は親ノードアドレスＡＤＰ、（ｄｌは内部状態メモリ
部１１をアクセスする続出アドレス、ｆｅ）は内部状態
メモリ部１１から読出された指定ノードの記１．Ω内容
ＳＡと親ノードの記憶内容ＳＰ、ｆｆ）は再生された内
部状態を示す。

指定ノードアドレスが（ｂ）に示ずようにアドレス回路
１３に加えられると共に、バスメモリ部１２にも加えら
れて、（Ｃ）に示すように親ノードアドレスＡＤＰが読
出される。アドレス回路１３ば、（ｄｌに示すように、
指定ノードアドレスＡＤにより内部状態メモリ部１１か
ら指定ノードの記（、！内容ＳＡを（ｅｌに示ずように
読出した後、親ノードアドレスＡＤＰにより内部状態メ
モリ部１１から親ノードの記憶内容ＳＰを＋ｅ）に示す
ように読出ず。

指定ノードの記憶内容ＳＡはラッチ回路１５に、又親ノ
ートの記憶内容ＳＰはランチ回路１６にそれぞれラッチ
され、再生回路１７により交互に組合せることにより、
（ｆ）に示すように指定ノートの内部状態が再生される
。

前述の実施例は、内部状態を１ピツＩ・おきに内部状態
メモリ部１１に記憶させることにより、内部状態メモリ
部１１の記憶容量を１／２とするものであるが、内部状
態をｎピッ１〜おきに記憶させることも可能であり、そ
の場合には、内部状態メモリ部１１の記憶容量を１／（
ｎ、＋１）にすることができる。又内部状態を必要とす
る場合は、指定ノードの記憶内容と、その指定ノードか
ら親ノードを順次辿り、ｎ個の親ノードの記憶内容とを
内部状態メモリ部１１から読出し、それらの記憶内容を
組合せることになる。従って、ｎ回の親ノートの記憶内
容の読出しを行うことになるから、内部状態を得る為の
時間が長くなり、ｎを大きくするにも限度がある。

〔発明の効果〕

以」二説明したように、本発明は、内部状態メモリ部１
に、複数ヒツトの内部状態の中からｎビットおきに書込
手段４により書込み、この内部状態メモリ部１から指定
ノードの記憶内容と、この指定ノートに対するｎ個の親
ノードの記憶内容とを続出手段５により読出し、再生手
段６によりそれらの記憶内容を組合せて指定ノードの内
部状態を再生するものであり、内部状態メモリ部１の記
憶容量を１／（ｎ＋１）に減少させることができる利点
がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の記憶内
容の原理説明図、第３図は本発明の実施例の要部ブロッ
ク図、第４図は内部状態の再生説明図、第５図は本発明
の実施例の動作説明図、第６図は従来例のブロック図、
第７図は従来例の動作説明図、第８図は復号過程説明図
、第９図は内部状態の説明図である。 １は内部状態メモリ部、２はバスメモリ部、３はスタッ
クメモリ、４は書込手段、５は読出手段、６は再生手段
である。

Claims (1)

1. 【特許請求の範囲】 内部状態メモリ部（１）とパスメモリ部（２）とを少な
   くとも有するスタックメモリ（３）を備えて、畳込み符
   号の誤り訂正復号を行うスタック型シーケンシャル復号
   器に於いて、 前記内部状態メモリ部（１）に、複数ビットからなるノ
   ードの内部状態の中からｎビット（ｎ＝１、２、３、・
   ・）おきに書込む書込手段（４）と、 該内部状態メモリ部（１）から、指定ノードの記憶内容
   と、該指定ノードに対するｎ個の親ノードの記憶内容と
   を読出す読出手段（５）と、該読出手段（５）により読
   出された前記指定ノードの記憶内容と、前記親ノードの
   記憶内容とを組合せて、前記指定ノードの内部状態を再
   生する再生手段（６）とを備えた ことを特徴とするスタック型シーケンシャル復号器。