JPH01200676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01200676A JPH01200676A JP2537688A JP2537688A JPH01200676A JP H01200676 A JPH01200676 A JP H01200676A JP 2537688 A JP2537688 A JP 2537688A JP 2537688 A JP2537688 A JP 2537688A JP H01200676 A JPH01200676 A JP H01200676A
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Landscapes
- ing And Chemical Polishing (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Electron Beam Exposure (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、ショッ
トキーゲー）ＦＥＴ等のゲート電極を有する半導体装置
の製造に適用して好適なものである。
トキーゲー）ＦＥＴ等のゲート電極を有する半導体装置
の製造に適用して好適なものである。
本発明は、半導体基板上にゲート電極を有する半導体装
置の製造方法において、上記半導体基板上に上記ゲート
電極形成用の複数層の導体膜または半導体膜を順次形成
する工程と、所定の原料ガスを含む雰囲気中で上記複数
層の導体膜または半導体膜の最上層の膜に所定のパター
ンで荷電粒子線を照射することにより上記原料ガスから
生成される物質から成るレジストを上記最上層の膜上に
形成する工程と、上記複数層の導体膜または半導体膜を
少なくとも上記最上層の膜は上記レジストをマスクとし
て順次エツチングすることにより上記ゲート電極を形成
する工程とを有する。これによって、アスペクト比の大
きいゲート電極を形成することができる。
置の製造方法において、上記半導体基板上に上記ゲート
電極形成用の複数層の導体膜または半導体膜を順次形成
する工程と、所定の原料ガスを含む雰囲気中で上記複数
層の導体膜または半導体膜の最上層の膜に所定のパター
ンで荷電粒子線を照射することにより上記原料ガスから
生成される物質から成るレジストを上記最上層の膜上に
形成する工程と、上記複数層の導体膜または半導体膜を
少なくとも上記最上層の膜は上記レジストをマスクとし
て順次エツチングすることにより上記ゲート電極を形成
する工程とを有する。これによって、アスペクト比の大
きいゲート電極を形成することができる。
従来、ショットキーゲートＦＥＴ等のゲート電極を形成
するための方法として次のような方法が知られている。
するための方法として次のような方法が知られている。
すなわち、第９図に示すように、半導体基板１０の全面
にゲート電極形成用の金属膜（図示せず）を蒸着等によ
り形成した後、この金属膜の上に所定パターンのレジス
ト１１を形成し、その後このレジスト１１をマスクとし
て上記金属膜をウェットエツチングすることによりゲー
ト電極１２を形成する。
にゲート電極形成用の金属膜（図示せず）を蒸着等によ
り形成した後、この金属膜の上に所定パターンのレジス
ト１１を形成し、その後このレジスト１１をマスクとし
て上記金属膜をウェットエツチングすることによりゲー
ト電極１２を形成する。
なお、本発明に関連する先行技術文献としては、金属や
半導体等の構成物質を含むガス雰囲気中に基板を配し、
この基板表面の所望部分に電子ビームを照射して所望の
パターンの金属や半導体等を基板上に堆積させるように
したパターン形成方法に関する特公昭６２−４２４１７
号公報や、気体レジスト雰囲気中に基板を配し、この基
板表面に電子ビームを照射して所要パターンのレジスト
を堆積させるようにしたパターン形成方法に関するＡｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ＋ Ｖ
ｏｌ、２９．Ｎｏ、９ （１９７６）ｐｐ、５９６−
５９８が挙げられる。
半導体等の構成物質を含むガス雰囲気中に基板を配し、
この基板表面の所望部分に電子ビームを照射して所望の
パターンの金属や半導体等を基板上に堆積させるように
したパターン形成方法に関する特公昭６２−４２４１７
号公報や、気体レジスト雰囲気中に基板を配し、この基
板表面に電子ビームを照射して所要パターンのレジスト
を堆積させるようにしたパターン形成方法に関するＡｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ＋ Ｖ
ｏｌ、２９．Ｎｏ、９ （１９７６）ｐｐ、５９６−
５９８が挙げられる。
上述のゲート電極の形成方法を用いた場合には、ウェッ
トエツチング時にエツチングが等方的に進むため、ゲー
ト電極１２の横方向の長さに対する縦方向の長さの比、
すなわちアスペクト比が制限されてしまう。このアスペ
クト比を大きくしようとしてさらにウェットエツチング
を行っても、ゲート電極１２の形状は第１０図に示すよ
うになるだけでアスペクト比を大きくすることは困難で
ある。このため、次のような問題が生じる。
トエツチング時にエツチングが等方的に進むため、ゲー
ト電極１２の横方向の長さに対する縦方向の長さの比、
すなわちアスペクト比が制限されてしまう。このアスペ
クト比を大きくしようとしてさらにウェットエツチング
を行っても、ゲート電極１２の形状は第１０図に示すよ
うになるだけでアスペクト比を大きくすることは困難で
ある。このため、次のような問題が生じる。
ＦＥＴの高集積化や特性向上（相互コンダクタンスｇ、
の増大）を図るためには、ゲート長Ｌ９を短くする必要
がある。一方、交流特性の向上（Ｍ音指数の低減）のた
めには、ゲート直列抵抗Ｒｇを低減する必要がある。し
かしながら、上述のようにゲート電極１２のアスペクト
比が制限されてしまうため、これらを同時に達成するこ
とは困難であった。
の増大）を図るためには、ゲート長Ｌ９を短くする必要
がある。一方、交流特性の向上（Ｍ音指数の低減）のた
めには、ゲート直列抵抗Ｒｇを低減する必要がある。し
かしながら、上述のようにゲート電極１２のアスペクト
比が制限されてしまうため、これらを同時に達成するこ
とは困難であった。
従って本発明の目的は、アスペクト比の大きいゲート電
極を形成することができる半導体装置の製造方法を提供
することにある。
極を形成することができる半導体装置の製造方法を提供
することにある。
Ｃ問題点を化法するための手段〕
本発明は、半導体基板（１）上にゲート電極（Ｇ）を有
する半導体装置の製造方法において、半導体基板（１）
上にゲート電極形成用の複数層の導体膜または半導体膜
（４，５）を順次形成する工程と、所定の原料ガスを含
む雰囲気中で複数層の導体膜または半導体膜（４，５）
の最上層の膜（５）に所定のパターンで荷電粒子線（６
）を照射することにより原料ガスから生成される物質か
ら成るレジスト（７）を最上層の膜（５）上に形成する
工程と、複数層の導体膜または半導体膜（４，５）を少
なくとも最上層の膜（５）はレジスト（７）をマスクと
して順次エツチングすることによりゲート電極ＣＧ）を
形成する工程とを有する半導体装置の製造方法である。
する半導体装置の製造方法において、半導体基板（１）
上にゲート電極形成用の複数層の導体膜または半導体膜
（４，５）を順次形成する工程と、所定の原料ガスを含
む雰囲気中で複数層の導体膜または半導体膜（４，５）
の最上層の膜（５）に所定のパターンで荷電粒子線（６
）を照射することにより原料ガスから生成される物質か
ら成るレジスト（７）を最上層の膜（５）上に形成する
工程と、複数層の導体膜または半導体膜（４，５）を少
なくとも最上層の膜（５）はレジスト（７）をマスクと
して順次エツチングすることによりゲート電極ＣＧ）を
形成する工程とを有する半導体装置の製造方法である。
上記した手段によれば、ゲート電極が複数層の膜により
形成されるため、その分だけゲート電極の高さを大きく
することができる。また、荷電粒子線の照射により極微
細幅のレジストを形成することができるので、このレジ
ストをマスクにしてまず最上層の膜をエツチングし、そ
の後下層の膜を順次エツチングすることにより、レジス
トと同程度の極微細幅のゲート電極を形成することがで
きる。これによって、アスペクト比の大きいゲート電極
を形成することができる。
形成されるため、その分だけゲート電極の高さを大きく
することができる。また、荷電粒子線の照射により極微
細幅のレジストを形成することができるので、このレジ
ストをマスクにしてまず最上層の膜をエツチングし、そ
の後下層の膜を順次エツチングすることにより、レジス
トと同程度の極微細幅のゲート電極を形成することがで
きる。これによって、アスペクト比の大きいゲート電極
を形成することができる。
以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例Ｉ、■は、いずれも本発明をＧａＡ
ｓ ＭＥ Ｓ Ｆ ＥＴの製造に適用した実施例であ
る。
する。以下の実施例Ｉ、■は、いずれも本発明をＧａＡ
ｓ ＭＥ Ｓ Ｆ ＥＴの製造に適用した実施例であ
る。
尖施炎土
第１図〜第４図は、本発明の実施例ＩによるＧａＡｓ
ＭＥＳＦＥＴの製造方法を工程順に示す断面図である
。
ＭＥＳＦＥＴの製造方法を工程順に示す断面図である
。
この実施例Ｉにおいては、第１図に示すように、まずＧ
ａＡｓ基板１の全面に例えばＡｕＧｅ／Ｎｉのようなオ
ーミック金属Ｍ（図示せず）を例えば蒸着により形成し
た後、このオーミック金属膜をエツチングにより所定形
状にパターンニングしてソース電極２及びドレイン電極
３を形成する。次に、全面に例えばＡ１のようなショッ
トキー金属の第１の膜４を例えば蒸着により形成した後
、さらにこの第１の膜４の上に例えばＧｅのような半導
体や例えばＭｏのような金属等のエツチングによる加工
性の良好な第２の膜５を形成する。これらの第１及び第
２の膜４．５の厚さり、 、Ｄ２は、後述のウェットエ
ツチング時にエツチングが完全に等方的に進むと仮定し
た場合、Ｌ、＞２Ｄｚ （ｉ＝１．２）となるように
選ばれる。具体的には、これらの第１及び第２の膜４．
５の厚さはそれぞれ例えば１０００Å以下に選ばれる。
ａＡｓ基板１の全面に例えばＡｕＧｅ／Ｎｉのようなオ
ーミック金属Ｍ（図示せず）を例えば蒸着により形成し
た後、このオーミック金属膜をエツチングにより所定形
状にパターンニングしてソース電極２及びドレイン電極
３を形成する。次に、全面に例えばＡ１のようなショッ
トキー金属の第１の膜４を例えば蒸着により形成した後
、さらにこの第１の膜４の上に例えばＧｅのような半導
体や例えばＭｏのような金属等のエツチングによる加工
性の良好な第２の膜５を形成する。これらの第１及び第
２の膜４．５の厚さり、 、Ｄ２は、後述のウェットエ
ツチング時にエツチングが完全に等方的に進むと仮定し
た場合、Ｌ、＞２Ｄｚ （ｉ＝１．２）となるように
選ばれる。具体的には、これらの第１及び第２の膜４．
５の厚さはそれぞれ例えば１０００Å以下に選ばれる。
また、これらの第１及び第２の膜４．５の材料は、第２
の膜５の方が第１の膜４よりもイオン化傾向が小さ（な
るようなものが選ばれる。これは、第２の膜５の方が第
１の膜４よりもイオン化傾向が大きいと、後述のように
第１の膜４をウェットエツチングする際に第２の膜５も
エツチングされてしまうためである。
の膜５の方が第１の膜４よりもイオン化傾向が小さ（な
るようなものが選ばれる。これは、第２の膜５の方が第
１の膜４よりもイオン化傾向が大きいと、後述のように
第１の膜４をウェットエツチングする際に第２の膜５も
エツチングされてしまうためである。
次に、図示省略した電子ビーム照射装置の高真空に排気
された試料室内に例えばアルキルナフタレンのような原
料ガスを導入し、この試料室内においてこの原料ガス雰
囲気中で上記第２の膜５に電子ビーム６を所定のパター
ンで照射する。この電子ビーム６の加速電圧は例えば６
ｋＶであり、ビーム電流は例えば２０μＡである。また
、この原料ガス雰囲気の圧力は例えば１０−Ｓ〜１Ｏ−
１ｌＴ。
された試料室内に例えばアルキルナフタレンのような原
料ガスを導入し、この試料室内においてこの原料ガス雰
囲気中で上記第２の膜５に電子ビーム６を所定のパター
ンで照射する。この電子ビーム６の加速電圧は例えば６
ｋＶであり、ビーム電流は例えば２０μＡである。また
、この原料ガス雰囲気の圧力は例えば１０−Ｓ〜１Ｏ−
１ｌＴ。
ｒｒであり、標準的には１０−’Ｔｏｒｒである。この
電子ビーム６の照射により上記原料ガスから炭素系の物
質がこの照射パターンの形状で第２の膜５上に生成され
、これによって第２図に示すようにこの生成物質から成
る所定形状のレジスト７が上記第２の１１！５上に形成
される。
電子ビーム６の照射により上記原料ガスから炭素系の物
質がこの照射パターンの形状で第２の膜５上に生成され
、これによって第２図に示すようにこの生成物質から成
る所定形状のレジスト７が上記第２の１１！５上に形成
される。
次に、第１の膜４に対して第２の膜５を選択エツチング
可能なエツチング液を用い、上記レジスト７をマスクと
して上記第２の膜５をウェットエツチングすることによ
り、第３図に示すように、上部ゲート電極Ｇ２を形成す
る。このウェットエツチング時にはエツチングが等方的
に進み、サイドエツチングが生じる。なお、第２の膜５
が例えばＧｅ膜である場合、上記エツチング液としては
例えばＨｔＯ□を用いることができる。この場合、上述
のように第２の膜５はエツチングによる加工性が良好で
あるので、レジスト７の形状を正確に反映した形状を有
する上部ゲート電極Ｇ２を形成することができる。
可能なエツチング液を用い、上記レジスト７をマスクと
して上記第２の膜５をウェットエツチングすることによ
り、第３図に示すように、上部ゲート電極Ｇ２を形成す
る。このウェットエツチング時にはエツチングが等方的
に進み、サイドエツチングが生じる。なお、第２の膜５
が例えばＧｅ膜である場合、上記エツチング液としては
例えばＨｔＯ□を用いることができる。この場合、上述
のように第２の膜５はエツチングによる加工性が良好で
あるので、レジスト７の形状を正確に反映した形状を有
する上部ゲート電極Ｇ２を形成することができる。
次に、第２の膜５に対して第１の膜４を選択エツチング
可能なエツチング液を用い、上記上部ゲート電極Ｇｔを
マスクとして上記第１の膜４をウェットエツチングする
ことにより、第４図に示すように、下部ゲート電極Ｇ、
を形成する。なお、第１の膜４が例えばＡ１膜である場
合、上記エツチング液としては例えばＨｓＰＯ４を用い
ることができる。このようにして形成された下部ゲート
電極Ｇ、及び上記上部ゲート電極Ｇ２によりゲート電極
Ｇが構成される。この後、必要に応じてレジスト７を例
えば反応性イオンエツチング（ＲＩＥ）によりエツチン
グ除去して、目的とするＧａＡｓＭＥＳＦＥＴを完成さ
せる。
可能なエツチング液を用い、上記上部ゲート電極Ｇｔを
マスクとして上記第１の膜４をウェットエツチングする
ことにより、第４図に示すように、下部ゲート電極Ｇ、
を形成する。なお、第１の膜４が例えばＡ１膜である場
合、上記エツチング液としては例えばＨｓＰＯ４を用い
ることができる。このようにして形成された下部ゲート
電極Ｇ、及び上記上部ゲート電極Ｇ２によりゲート電極
Ｇが構成される。この後、必要に応じてレジスト７を例
えば反応性イオンエツチング（ＲＩＥ）によりエツチン
グ除去して、目的とするＧａＡｓＭＥＳＦＥＴを完成さ
せる。
この実施例Ｉによれば次のような利点がある。
すなわち、ＧａＡｓ基板ｌ上に第１及び第２の膜４．５
を形成した後、これらをエツチングすることにより二層
構造のゲート電極Ｇを形成しているので、このゲート電
極Ｇの高さを単層構造のゲート電極に比べて大きくする
ことができる。また、電子ビーム６の照射によりレジス
ト７を形成しているので、このレジスト７の幅を例えば
１０００Å以下の極微細幅とすることができる。このた
め、この極微細幅のレジスト７をマスクとして第２の膜
５をウェットエツチングすることにより極微細幅の上部
ゲート電極Ｇ２を形成することができ、さらにこの上部
ゲート電極Ｇ、をマスクとして第１の膜４をウェットエ
ツチングすることにより同様に極微細幅の下部ゲート電
極Ｇｌを形成することができる。このため、ゲート長Ｌ
９を極めて短くすることができる。このようにゲート長
し、を短くすることができ、しかも上述のようにゲート
電極Ｇの高さを大きくすることができるので、アスペク
ト比の大きなゲート電極Ｇを形成することができる。ま
た、上述のようにゲート長し、を短くすることができる
ため、相互コンダクタンスｇ、の増大を図ることができ
る。さらに、ゲート電極Ｇの高さを大きくすることがで
きるため、ゲート直列抵抗Ｒ，を低減することができ、
従って良好な交流特性を得ることができる。
を形成した後、これらをエツチングすることにより二層
構造のゲート電極Ｇを形成しているので、このゲート電
極Ｇの高さを単層構造のゲート電極に比べて大きくする
ことができる。また、電子ビーム６の照射によりレジス
ト７を形成しているので、このレジスト７の幅を例えば
１０００Å以下の極微細幅とすることができる。このた
め、この極微細幅のレジスト７をマスクとして第２の膜
５をウェットエツチングすることにより極微細幅の上部
ゲート電極Ｇ２を形成することができ、さらにこの上部
ゲート電極Ｇ、をマスクとして第１の膜４をウェットエ
ツチングすることにより同様に極微細幅の下部ゲート電
極Ｇｌを形成することができる。このため、ゲート長Ｌ
９を極めて短くすることができる。このようにゲート長
し、を短くすることができ、しかも上述のようにゲート
電極Ｇの高さを大きくすることができるので、アスペク
ト比の大きなゲート電極Ｇを形成することができる。ま
た、上述のようにゲート長し、を短くすることができる
ため、相互コンダクタンスｇ、の増大を図ることができ
る。さらに、ゲート電極Ｇの高さを大きくすることがで
きるため、ゲート直列抵抗Ｒ，を低減することができ、
従って良好な交流特性を得ることができる。
さらにまた、第１の膜４上に第２の膜５を形成した状態
で電子ビーム６を照射しているので、この第２の膜５を
形成した分だけ電子ビーム６がゲート電極Ｇを透過して
ＧａＡｓ基板１に到達しにくくなり、従って電子ビーム
６によりＧａＡｓ Ｍ Ｅ Ｓ ＦＥＴのチャネル部
に損傷が生じるのを防止することができる。特に、第２
の膜５の材料として原子番号の大きい金属（例えばＡｕ
）等を用いた場合には、ゲート電極Ｇの電子ビーム６に
対する阻止能が非常に高くなり、この電子ビーム６によ
るチャネル部の損傷をほぼ完全に防止することが可能で
ある。これによって、チャネル部の損傷によるキャリア
の減少を防止することができるので、高い相互コンダク
タンスｇ、を得ることができる。
で電子ビーム６を照射しているので、この第２の膜５を
形成した分だけ電子ビーム６がゲート電極Ｇを透過して
ＧａＡｓ基板１に到達しにくくなり、従って電子ビーム
６によりＧａＡｓ Ｍ Ｅ Ｓ ＦＥＴのチャネル部
に損傷が生じるのを防止することができる。特に、第２
の膜５の材料として原子番号の大きい金属（例えばＡｕ
）等を用いた場合には、ゲート電極Ｇの電子ビーム６に
対する阻止能が非常に高くなり、この電子ビーム６によ
るチャネル部の損傷をほぼ完全に防止することが可能で
ある。これによって、チャネル部の損傷によるキャリア
の減少を防止することができるので、高い相互コンダク
タンスｇ、を得ることができる。
叉旌±工
第５図及び第６図は本発明の実施例■によるＧａＡｓ
ＭＥＳＦＥＴの製造方法を工程順に示す断面図である
。
ＭＥＳＦＥＴの製造方法を工程順に示す断面図である
。
この実施例Ｈにおいては、実施例■のようにあらかじめ
ソース電極２及びドレイン電極３を形成していない状態
で第１図に示すと同様にＧａＡｓ基板１上に第１の膜４
及び第２の膜５を順次形成した後、第２図に示すと同様
にこの第２の膜５の上にレジスト７を形成する６次に、
このレジスト７をマスクとして第２の膜５を例えばＲＩ
Ｅで基板表面と垂直方向に異方性エツチングすることに
より、第５図に示すように、レジスト７とほぼ同一形状
の上部ゲート電極Ｇ２を形成する。次に、実施例Ｉと同
様の方法で上部ゲート電極Ｇ２をマスクとして第１の膜
４をウェットエツチングすることにより、下部ゲート電
極ＧＩを形成する。
ソース電極２及びドレイン電極３を形成していない状態
で第１図に示すと同様にＧａＡｓ基板１上に第１の膜４
及び第２の膜５を順次形成した後、第２図に示すと同様
にこの第２の膜５の上にレジスト７を形成する６次に、
このレジスト７をマスクとして第２の膜５を例えばＲＩ
Ｅで基板表面と垂直方向に異方性エツチングすることに
より、第５図に示すように、レジスト７とほぼ同一形状
の上部ゲート電極Ｇ２を形成する。次に、実施例Ｉと同
様の方法で上部ゲート電極Ｇ２をマスクとして第１の膜
４をウェットエツチングすることにより、下部ゲート電
極ＧＩを形成する。
次に、この状態で全面にオーミック金属を蒸着する。こ
れによって、第６図に示すように、ゲート電極Ｇに対し
て自己整合的にソース電極２及びドレイン電極３が形成
される。この際、レジスト７の表面及び上部ゲート電極
Ｇ２の側面にもオーミック金属８が形成される。なお、
このオーミック金属の蒸着は、レジスト７を除去した後
に行ってもよい。
れによって、第６図に示すように、ゲート電極Ｇに対し
て自己整合的にソース電極２及びドレイン電極３が形成
される。この際、レジスト７の表面及び上部ゲート電極
Ｇ２の側面にもオーミック金属８が形成される。なお、
このオーミック金属の蒸着は、レジスト７を除去した後
に行ってもよい。
この実施例■によれば、ゲート電極Ｇのアスペクト比を
大きくすることができる、ゲート長り。
大きくすることができる、ゲート長り。
を短くすることができる、電子ビーム６によるチャネル
部の損傷を防止することができる等の実施例Ｉと同様な
利点を有する。これに加えて、この実施例■によれば、
第２の膜５をＲＩＥでエツチングすることにより形成さ
れた上部ゲート電極Ｇ２を蒸着の際の防御壁として用い
ることができるので、上述のようにゲート電極Ｇに対し
て自己整合的にソース電極２及びドレイン電極３を形成
することができる。これによって、ＧａＡｓ ＭＥＳ
ＦＥＴの寸法の縮小化を図ることができる。
部の損傷を防止することができる等の実施例Ｉと同様な
利点を有する。これに加えて、この実施例■によれば、
第２の膜５をＲＩＥでエツチングすることにより形成さ
れた上部ゲート電極Ｇ２を蒸着の際の防御壁として用い
ることができるので、上述のようにゲート電極Ｇに対し
て自己整合的にソース電極２及びドレイン電極３を形成
することができる。これによって、ＧａＡｓ ＭＥＳ
ＦＥＴの寸法の縮小化を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、電子ビーム６の代わりに陽電子ビーム、ミュー
オンのビーム等の他の種類の荷電粒子線を用いることが
可能である。また、上述の実施例Ｉにおいて、ソース電
極２及びドレイン電極３をゲート電極Ｇの形成後に形成
することも可能である。
オンのビーム等の他の種類の荷電粒子線を用いることが
可能である。また、上述の実施例Ｉにおいて、ソース電
極２及びドレイン電極３をゲート電極Ｇの形成後に形成
することも可能である。
さらに、上述の実施例Ｉ、ＩＩにおいてはゲート電極Ｇ
を二層構造としているが、一般にｎ層から成る多層構造
とすることが可能である。この場合、第７図に示すよう
に、ＧａＡｓ基板１上に金属や金属−半導体合金等の導
体膜または半導体膜の膜Ｌ＋〜Ｌ７を順次形成した後、
最上層の膜Ｌ７の上にレジスト７を形成し、このレジス
ト７をマスクとしてまず膜り、１をエツチングすること
により第８図に示すように最上層のゲート電極Ｇ、、を
形成し、その後下層の膜Ｌ７−１〜ＬＩを順次エツチン
グすることにより、下層のゲート電極ｃｒｔ−ｔ ”’
Ｇｌを形成する。このようにすることによって、−層の
膜からゲート電極を形成した場合のアスペクト比をｒと
すると、アスペクト比の制限をｎｒまで拡大することが
でき、従ってアスペクト比の極めて大きいゲート電極Ｇ
を形成することができる。なお、ウェットエツチングに
よりこれらのゲート電極６１〜Ｇ、１を形成する場合に
は、上述の膜り。
を二層構造としているが、一般にｎ層から成る多層構造
とすることが可能である。この場合、第７図に示すよう
に、ＧａＡｓ基板１上に金属や金属−半導体合金等の導
体膜または半導体膜の膜Ｌ＋〜Ｌ７を順次形成した後、
最上層の膜Ｌ７の上にレジスト７を形成し、このレジス
ト７をマスクとしてまず膜り、１をエツチングすること
により第８図に示すように最上層のゲート電極Ｇ、、を
形成し、その後下層の膜Ｌ７−１〜ＬＩを順次エツチン
グすることにより、下層のゲート電極ｃｒｔ−ｔ ”’
Ｇｌを形成する。このようにすることによって、−層の
膜からゲート電極を形成した場合のアスペクト比をｒと
すると、アスペクト比の制限をｎｒまで拡大することが
でき、従ってアスペクト比の極めて大きいゲート電極Ｇ
を形成することができる。なお、ウェットエツチングに
よりこれらのゲート電極６１〜Ｇ、１を形成する場合に
は、上述の膜り。
〜Ｌｆｉは上層のものほどイオン化傾向が小さくなるよ
うにそれらの材料が選ばれる。ただし、例えばこれらの
膜ＬＩＮＬ、１の一部をＲＩＥによりエツチングする場
合には、必ずしも上層のものほどイオン化傾向が小さく
なるようにする必要はない。
うにそれらの材料が選ばれる。ただし、例えばこれらの
膜ＬＩＮＬ、１の一部をＲＩＥによりエツチングする場
合には、必ずしも上層のものほどイオン化傾向が小さく
なるようにする必要はない。
また、上述の実施例Ｉ、ＩＩにおいては、本発明をＧａ
Ａｓ ＭＥ Ｓ Ｆ ＥＴの製造に適用した場合につ
いて説明したが、本発明は、ＧａＡｓ ＭＥＳＦＥＴ
以外のショットキーゲー）ＦＥＴの製造に適用すること
ができることは勿論、例えば高電子移動度トランジスタ
（ＨＥ Ｍ Ｔ ： Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍ
ｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ） 、さらに
はＭＯＳ Ｆ ＥＴの製造に適用することも可能である
。必要に応じてＧａＡｓ基板１以外の半導体基板を用い
ることが可能であることは言うまでもない。
Ａｓ ＭＥ Ｓ Ｆ ＥＴの製造に適用した場合につ
いて説明したが、本発明は、ＧａＡｓ ＭＥＳＦＥＴ
以外のショットキーゲー）ＦＥＴの製造に適用すること
ができることは勿論、例えば高電子移動度トランジスタ
（ＨＥ Ｍ Ｔ ： Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍ
ｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ） 、さらに
はＭＯＳ Ｆ ＥＴの製造に適用することも可能である
。必要に応じてＧａＡｓ基板１以外の半導体基板を用い
ることが可能であることは言うまでもない。
本発明によれば、半導体基板上にゲート電極形成用の複
数層の導体膜または半導体膜を順次形成する工程と、所
定の原料ガスを含む雰囲気中で上記複数層の導体膜また
は半導体膜の最上層の膜に所定のパターンで荷電粒子線
を照射することにより上記原料ガスから生成される物質
から成るレジストを上記最上層の膜上に形成する工程と
、上記複数層の導体膜または半導体膜を少な（とも上記
最上層の膜は上記レジストをマスクとして順次エツチン
グすることによりゲート電極を形成する工程とを有する
ので、ゲート電極の高さを大きくすることができるとと
もに、ゲート長を短くすることができる。これによって
、アスペクト比の大きいゲート電極を形成することがで
きる。
数層の導体膜または半導体膜を順次形成する工程と、所
定の原料ガスを含む雰囲気中で上記複数層の導体膜また
は半導体膜の最上層の膜に所定のパターンで荷電粒子線
を照射することにより上記原料ガスから生成される物質
から成るレジストを上記最上層の膜上に形成する工程と
、上記複数層の導体膜または半導体膜を少な（とも上記
最上層の膜は上記レジストをマスクとして順次エツチン
グすることによりゲート電極を形成する工程とを有する
ので、ゲート電極の高さを大きくすることができるとと
もに、ゲート長を短くすることができる。これによって
、アスペクト比の大きいゲート電極を形成することがで
きる。
第１図〜第４図は本発明の実施例■によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を工程順に示す断面図、第５図及び
第６図は本発明の実施例■によるＧａＡｓＭＥＳＦＥＴ
の製造方法を工程順に示す断面図、第７図及び第８図は
本発明の変形例を工程順に示す断面図、第９図及び第１
０図は従来のゲート電極の形成方法を説明するための断
面図である。 図面における主要な符号の説明 １：ＧａＡｓ基板（半導体基板）、 ２：ソース電極、
３ニドレイン電極、 ４：第１の膜、 ５：第２の
膜、 ６：電子ビーム、 ７：レジスト、Ｇ：ゲー
ト電極。 代理人 弁理士 杉 浦 正 知 ６ 電子ビーム 大２芭例工 第１図 ７ レジスト 大オ芭イ列工 第２図 実、ろ乞イ幻■ 第３図 実牝イ列工 第４図 大旗イ列１ 第５図 ブじｂ１邑イ列ＩＬ 第６図 第７図 第８図 従来（Ｊ−１ 第９図 従棗例 第１８図
ＳＦＥＴの製造方法を工程順に示す断面図、第５図及び
第６図は本発明の実施例■によるＧａＡｓＭＥＳＦＥＴ
の製造方法を工程順に示す断面図、第７図及び第８図は
本発明の変形例を工程順に示す断面図、第９図及び第１
０図は従来のゲート電極の形成方法を説明するための断
面図である。 図面における主要な符号の説明 １：ＧａＡｓ基板（半導体基板）、 ２：ソース電極、
３ニドレイン電極、 ４：第１の膜、 ５：第２の
膜、 ６：電子ビーム、 ７：レジスト、Ｇ：ゲー
ト電極。 代理人 弁理士 杉 浦 正 知 ６ 電子ビーム 大２芭例工 第１図 ７ レジスト 大オ芭イ列工 第２図 実、ろ乞イ幻■ 第３図 実牝イ列工 第４図 大旗イ列１ 第５図 ブじｂ１邑イ列ＩＬ 第６図 第７図 第８図 従来（Ｊ−１ 第９図 従棗例 第１８図
Claims (1)
- 【特許請求の範囲】 半導体基板上にゲート電極を有する半導体装置の製造
方法において、 上記半導体基板上に上記ゲート電極形成用の複数層の導
体膜または半導体膜を順次形成する工程と、 所定の原料ガスを含む雰囲気中で上記複数層の導体膜ま
たは半導体膜の最上層の膜に所定のパターンで荷電粒子
線を照射することにより上記原料ガスから生成される物
質から成るレジストを上記最上層の膜上に形成する工程
と、 上記複数層の導体膜または半導体膜を少なくとも上記最
上層の膜は上記レジストをマスクとして順次エッチング
することにより上記ゲート電極を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025376A JP2932475B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025376A JP2932475B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200676A true JPH01200676A (ja) | 1989-08-11 |
| JP2932475B2 JP2932475B2 (ja) | 1999-08-09 |
Family
ID=12164130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025376A Expired - Fee Related JP2932475B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932475B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197369A (en) * | 1975-02-21 | 1976-08-26 | Handotaisoshino denkyokuno seizohoho | |
| JPS5267977A (en) * | 1975-12-04 | 1977-06-06 | Sanyo Electric Co Ltd | Micro pattern fixation method for semiconductor unit |
| JPS56104437A (en) * | 1980-01-24 | 1981-08-20 | Hitachi Ltd | Formation of pattern |
| JPS61116877A (ja) * | 1984-11-12 | 1986-06-04 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-02-05 JP JP63025376A patent/JP2932475B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197369A (en) * | 1975-02-21 | 1976-08-26 | Handotaisoshino denkyokuno seizohoho | |
| JPS5267977A (en) * | 1975-12-04 | 1977-06-06 | Sanyo Electric Co Ltd | Micro pattern fixation method for semiconductor unit |
| JPS56104437A (en) * | 1980-01-24 | 1981-08-20 | Hitachi Ltd | Formation of pattern |
| JPS61116877A (ja) * | 1984-11-12 | 1986-06-04 | Nec Corp | 電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2932475B2 (ja) | 1999-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |