JPH01194328A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01194328A JPH01194328A JP1941888A JP1941888A JPH01194328A JP H01194328 A JPH01194328 A JP H01194328A JP 1941888 A JP1941888 A JP 1941888A JP 1941888 A JP1941888 A JP 1941888A JP H01194328 A JPH01194328 A JP H01194328A
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- film
- contact hole
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- dry etching
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- Pending
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体装置
のコンタクトホールの形成方法に関する。
のコンタクトホールの形成方法に関する。
従来、半導体装置のコンタクトホールの形成方法として
は、ウェットエツチング法により絶縁膜を少しエツチン
グした後、引き続き異方性のドライエツチング法により
コンタクトホールを形成し、熱処理によりその形状を整
える方法がある。
は、ウェットエツチング法により絶縁膜を少しエツチン
グした後、引き続き異方性のドライエツチング法により
コンタクトホールを形成し、熱処理によりその形状を整
える方法がある。
以下、第２図を用いて従来の技術を説明する。
まず第２図（ａ）に示すように、機能素子を形成しリン
を含む多結晶シリコンからなる第１配線層２を有するシ
リコン基板上１に、ＣＶＤ法により厚さ０．１μｍの５
ｉ０２膜３、厚さ０．８μｍのＢＰＳＧ膜４及び厚さ０
．１．ｕｍのＳ ｉ ０２膜５を順に堆積する。これら
３層の絶縁層は、堆積後に各々、９５０℃、Ｎ２中、１
０分、９５０℃、Ｎ２中、３０分、９００’Ｃ，Ｎ２中
。
を含む多結晶シリコンからなる第１配線層２を有するシ
リコン基板上１に、ＣＶＤ法により厚さ０．１μｍの５
ｉ０２膜３、厚さ０．８μｍのＢＰＳＧ膜４及び厚さ０
．１．ｕｍのＳ ｉ ０２膜５を順に堆積する。これら
３層の絶縁層は、堆積後に各々、９５０℃、Ｎ２中、１
０分、９５０℃、Ｎ２中、３０分、９００’Ｃ，Ｎ２中
。
１０分の熱処理が施される。次でフォトリンクラフィに
よりフォトレジスト膜６を所望のパターンに現像する。
よりフォトレジスト膜６を所望のパターンに現像する。
次に第２図（ｂ）に示すように、フォトレジスト膜６を
マスクとし、Ｍ＊希フッ酸で３分間エツチングしてＳ
ｉ ０２膜５及びＢＰＳＧ膜４の−部をエツチングした
のち、ＣＦ４ ＋ｏ２ガスを用いた異方性ドライエツチ
ング法により残りのＢＰＳＧ膜４及び５ｉ０２膜３をエ
ツチングしてコンタクトホールＩＯＡを形成する。
マスクとし、Ｍ＊希フッ酸で３分間エツチングしてＳ
ｉ ０２膜５及びＢＰＳＧ膜４の−部をエツチングした
のち、ＣＦ４ ＋ｏ２ガスを用いた異方性ドライエツチ
ング法により残りのＢＰＳＧ膜４及び５ｉ０２膜３をエ
ツチングしてコンタクトホールＩＯＡを形成する。
次に第２図（Ｃ）に示すようにフォトレジスト膜６を剥
離後、９００″Ｃ，Ｎ２中、５分の熱処理を行なったの
ち、スパッタ法によりアルミニウムを１μｍの厚さに堆
積し、パターニングして第２配線層７を形成する。
離後、９００″Ｃ，Ｎ２中、５分の熱処理を行なったの
ち、スパッタ法によりアルミニウムを１μｍの厚さに堆
積し、パターニングして第２配線層７を形成する。
上述した従来の半導体装置の製造方法におけるコンタク
トホールの形成方法では、配線間の絶縁層が１μｍ以上
に厚くなると、形状の良好なコンタクトホールを形成で
きないという欠点がある。
トホールの形成方法では、配線間の絶縁層が１μｍ以上
に厚くなると、形状の良好なコンタクトホールを形成で
きないという欠点がある。
しかし、集積回路の高速動作を実現するためには、配線
間の絶縁層の厚膜化及び平坦化を行ない、配線間容量を
減少させることが不可欠となる。
間の絶縁層の厚膜化及び平坦化を行ない、配線間容量を
減少させることが不可欠となる。
その場合、深さ１．５〜２．０μｍ程度のコンタクトホ
ールの形成が必須であり、従来技術では、異方性ドライ
エツチング法で開口する分が増加し、スパッタ法で形成
する第２配線層２例えばアルミニウム、ＷＸＳｔｙ、Ｍ
ＯＸ ｓｉ、等からなる配線層はコンタクトホールのエ
ツジで断線を生じ、信頼性上大きな問題となる。一方、
緩衝箱フッ酸によるエツチング時間を長くして、コンタ
クトホールの形状の改善を試みたとしても、サイドエツ
チングによるコンタクトホール上部の広がりが非常に大
きくなり、微細加工を進めるに当たって大きな障害とな
る。
ールの形成が必須であり、従来技術では、異方性ドライ
エツチング法で開口する分が増加し、スパッタ法で形成
する第２配線層２例えばアルミニウム、ＷＸＳｔｙ、Ｍ
ＯＸ ｓｉ、等からなる配線層はコンタクトホールのエ
ツジで断線を生じ、信頼性上大きな問題となる。一方、
緩衝箱フッ酸によるエツチング時間を長くして、コンタ
クトホールの形状の改善を試みたとしても、サイドエツ
チングによるコンタクトホール上部の広がりが非常に大
きくなり、微細加工を進めるに当たって大きな障害とな
る。
本発明の半導体装置の製造方法は、半導体基板上に形成
された配線間絶縁膜にコンタクトホールを形成する半導
体装置の製造方法であって、前記コンタクトホールは配
線間絶縁膜を異方性ドライエツチング法、ウェットエッ
チング法及び異方性エツチング法で順次エツチングして
形成されるものである。
された配線間絶縁膜にコンタクトホールを形成する半導
体装置の製造方法であって、前記コンタクトホールは配
線間絶縁膜を異方性ドライエツチング法、ウェットエッ
チング法及び異方性エツチング法で順次エツチングして
形成されるものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの半導体チップの縦断面図である。
めの半導体チップの縦断面図である。
まず第１図（ａ）に示すように、機能素子及び第１配線
層２が形成されたシリコン基板１上に、Ｓ ｉ Ｈ４と
０２ガスを用いるＣＶＤ法により５ｉ０２膜３を０．１
μｍの厚さに堆積し、９５０℃、Ｎ２中で１０分間熱処
理する。次でＳｉＨ４と０２ガスにＢ２Ｈ６，ＰＨ，ガ
スを混入したＣＶＤ法により、ＢＰＳＧ膜４を成長する
。ＢＰＳＧＭは、例えばボロン濃度１２，５ｍｏ１％、
リン濃度４．５ｍｏ１％で膜厚が１．５μｍとなる様に
成長させる。これを、９００’Ｃ，Ｈ２０２中で１０分
間リフローする。次に再びＣＶＤ法により５ｉ０２膜５
をＯ，１μｍの厚さに成長し、９００℃＋Ｎ２中で熱処
理する。
層２が形成されたシリコン基板１上に、Ｓ ｉ Ｈ４と
０２ガスを用いるＣＶＤ法により５ｉ０２膜３を０．１
μｍの厚さに堆積し、９５０℃、Ｎ２中で１０分間熱処
理する。次でＳｉＨ４と０２ガスにＢ２Ｈ６，ＰＨ，ガ
スを混入したＣＶＤ法により、ＢＰＳＧ膜４を成長する
。ＢＰＳＧＭは、例えばボロン濃度１２，５ｍｏ１％、
リン濃度４．５ｍｏ１％で膜厚が１．５μｍとなる様に
成長させる。これを、９００’Ｃ，Ｈ２０２中で１０分
間リフローする。次に再びＣＶＤ法により５ｉ０２膜５
をＯ，１μｍの厚さに成長し、９００℃＋Ｎ２中で熱処
理する。
次にフォトリソグラフィ技術によりフォトレジスト膜６
を所望のパターンに現像する。
を所望のパターンに現像する。
次に第１図（ｂ）に示すようにフォトレジストｐｌＡ６
をマスクとしてＣＦ４とＨ２の混合ガスを用いた異方性
ドライエツチング法により５ｉ０２膜５とＢＰＳＧ幕４
を０．５μｍ程度エツチングする。
をマスクとしてＣＦ４とＨ２の混合ガスを用いた異方性
ドライエツチング法により５ｉ０２膜５とＢＰＳＧ幕４
を０．５μｍ程度エツチングする。
次に第１図（ｃ）に示すようにＢＰＳＧ膜４に対して約
６０ｎｍ／ｍｉｎのエツチングレートをもつ緩衝箱フッ
酸で４分間エツチングする。
６０ｎｍ／ｍｉｎのエツチングレートをもつ緩衝箱フッ
酸で４分間エツチングする。
この緩衝箱フッ酸は、ＣＶＤ法により成長したＳ ｉ
０２膜５に対しては、約１８０ｎｍ／ｍｉｎのエツチン
グレートであるので、コンタクト開口部では、約０．７
μｍのサイドエツチングがある。
０２膜５に対しては、約１８０ｎｍ／ｍｉｎのエツチン
グレートであるので、コンタクト開口部では、約０．７
μｍのサイドエツチングがある。
次に異方性ドライエツチング法によりＢＰＳＧ膜４及び
５ｉ０２膜３をエツチングし、第１配線層２を露出させ
る。
５ｉ０２膜３をエツチングし、第１配線層２を露出させ
る。
次に第１図（ｄ）に示すようにフォトレジスト膜６を剥
離後、９００℃＋Ｎ２中で５分間熱処理しコンタクトホ
ール１０の形状を整えたのちスパッタ法によりアルミニ
ウムを１μｍの厚さに堆積させ、フォトリソグラフィ技
術でパターニングして第２配線層７を形成する。コンタ
クトホール１０の上部の形状は、ウェットエツチングに
よりゆるやかになっているため、アルミニウムのステッ
プカバレッジは良好なものとなる。
離後、９００℃＋Ｎ２中で５分間熱処理しコンタクトホ
ール１０の形状を整えたのちスパッタ法によりアルミニ
ウムを１μｍの厚さに堆積させ、フォトリソグラフィ技
術でパターニングして第２配線層７を形成する。コンタ
クトホール１０の上部の形状は、ウェットエツチングに
よりゆるやかになっているため、アルミニウムのステッ
プカバレッジは良好なものとなる。
このように本実施例によれば、配線間の絶縁膜を、順次
異方性ドライエツチング法、ウェットエツチング法及び
異方性ドライエツチング法でエツチングして、コンタク
トホール１０を形成するため、コンタクトホール上部の
広がりを大きくすることなく、しかも第２配線層に断線
を生ずることのないコンタクトホールを形成できる。
異方性ドライエツチング法、ウェットエツチング法及び
異方性ドライエツチング法でエツチングして、コンタク
トホール１０を形成するため、コンタクトホール上部の
広がりを大きくすることなく、しかも第２配線層に断線
を生ずることのないコンタクトホールを形成できる。
このように本発明は、厚い絶縁層にコンタクトホールを
形成するのに大きな効果がある。
形成するのに大きな効果がある。
以上説明したように本発明は、配線間絶縁膜を異方性ド
ライエツチング法、ウェットエツチング法及び異方性エ
ツチング法で順次エツチングしてコンタクトホールを形
成することにより、コンタクトホール上部の広がりを大
きくすることなく、しかも上層配線に断線を生じること
のない良好な形状を有するコンタクトホールを形成でき
る効果がある。
ライエツチング法、ウェットエツチング法及び異方性エ
ツチング法で順次エツチングしてコンタクトホールを形
成することにより、コンタクトホール上部の広がりを大
きくすることなく、しかも上層配線に断線を生じること
のない良好な形状を有するコンタクトホールを形成でき
る効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの縦断面図、第２図（
ａ）〜（Ｃ）は従来の半導体装置の製造方法を説明する
ための工程順に示した半導体チップの縦断面図である。 １・・・シリコン基板、２・・・第１配線層、３・・・
ＳｉＯ□膜、４−Ｂ Ｐ Ｓ Ｇ膜、５−・・５ｉ０２
膜、６・・・フォトレジスト膜、７・・・第２配線層、
１０．１ＯＡ・・・コンタクトホール。
めの工程順に示した半導体チップの縦断面図、第２図（
ａ）〜（Ｃ）は従来の半導体装置の製造方法を説明する
ための工程順に示した半導体チップの縦断面図である。 １・・・シリコン基板、２・・・第１配線層、３・・・
ＳｉＯ□膜、４−Ｂ Ｐ Ｓ Ｇ膜、５−・・５ｉ０２
膜、６・・・フォトレジスト膜、７・・・第２配線層、
１０．１ＯＡ・・・コンタクトホール。
Claims (1)
- 半導体基板上に形成された配線間絶縁膜にコンタクト
ホールを形成する半導体装置の製造方法において、前記
コンタクトホールは配線間絶縁膜を異方性ドライエッチ
ング法、ウェットエッチング法及び異方性エッチング法
で順次エッチングして形成されることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941888A JPH01194328A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941888A JPH01194328A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194328A true JPH01194328A (ja) | 1989-08-04 |
Family
ID=11998712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1941888A Pending JPH01194328A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121562A (ja) * | 1991-04-01 | 1993-05-18 | American Teleph & Telegr Co <Att> | 集積回路加工方法 |
-
1988
- 1988-01-28 JP JP1941888A patent/JPH01194328A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121562A (ja) * | 1991-04-01 | 1993-05-18 | American Teleph & Telegr Co <Att> | 集積回路加工方法 |
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