JPH01191202A - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
- Publication number
- JPH01191202A JPH01191202A JP1443788A JP1443788A JPH01191202A JP H01191202 A JPH01191202 A JP H01191202A JP 1443788 A JP1443788 A JP 1443788A JP 1443788 A JP1443788 A JP 1443788A JP H01191202 A JPH01191202 A JP H01191202A
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- JP
- Japan
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- data
- input
- output
- address
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100400452 Caenorhabditis elegans map-2 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータを用いたシーケンスコン
トローラに係り、特に低コストを要求される装置に好適
なシーケンスコントローラに関する。
トローラに係り、特に低コストを要求される装置に好適
なシーケンスコントローラに関する。
従来のシーケンスコントローラでは、入力回路からのデ
ータのリードおよび出力回路へのデータのライトにはマ
イクロコンピュータからのそれぞれ別のアドレスにより
アクセスし、入力および出力動作が行なわれデータを処
理していた。したがってマイクロコンピュータのもつア
ドレス空間のうち人力用のアドレス空間と出力用のアド
レス空間がそれぞれ専用にある形になっていた。しかし
近年に小形の装置でも入力および出力の点数の増加が要
求されてきており、これに伴いアドレス線の増加による
ハードウェアの拡大が必要となり、コストの上昇が避け
られない状況にあった。
ータのリードおよび出力回路へのデータのライトにはマ
イクロコンピュータからのそれぞれ別のアドレスにより
アクセスし、入力および出力動作が行なわれデータを処
理していた。したがってマイクロコンピュータのもつア
ドレス空間のうち人力用のアドレス空間と出力用のアド
レス空間がそれぞれ専用にある形になっていた。しかし
近年に小形の装置でも入力および出力の点数の増加が要
求されてきており、これに伴いアドレス線の増加による
ハードウェアの拡大が必要となり、コストの上昇が避け
られない状況にあった。
第３図は従来のシーケンスコントローラを例示するブロ
ック図である。第３図において、１は中央処理装置ＣＰ
Ｕ、２は入力回路、３は出力回路。
ック図である。第３図において、１は中央処理装置ＣＰ
Ｕ、２は入力回路、３は出力回路。
４は入力データ（線）、５は出力データ（線）。
６はアドレス線、７はデータ線、８は上位アドレス線、
９は入力回路選択端子、１ｏは出力回路選択端子、１１
はインバータである。第４図は同じくアドレスマツプ図
である。
９は入力回路選択端子、１ｏは出力回路選択端子、１１
はインバータである。第４図は同じくアドレスマツプ図
である。
第４図において、２１はシステムメモリエリア。
２２は入力アクセスエリア、２３は出力アクセスエリア
、２５はアドレスマツプである。′第４図のアドレスマ
ツプ２５はＣＰＵＩの直接アクセスできる範囲の内容を
示しており、従来のアドレスマツプ２５では入力回路２
のもつアドレス範囲の入力アクセスエリア２２と、出力
回路３のもつアドレス範囲の出力アクセスエリア２３と
を違わせて、データがラップしないようにしている。
、２５はアドレスマツプである。′第４図のアドレスマ
ツプ２５はＣＰＵＩの直接アクセスできる範囲の内容を
示しており、従来のアドレスマツプ２５では入力回路２
のもつアドレス範囲の入力アクセスエリア２２と、出力
回路３のもつアドレス範囲の出力アクセスエリア２３と
を違わせて、データがラップしないようにしている。
上記の構成で、入力回路２と出力回路３のアドレス範囲
がそれぞれ違う方式ににしているため、入力回路２およ
び出力回路３で同時に使用している２本のアドレス線６
の１つ上位のアドレス線８のデータにより、入力回路２
と出力回路３を切り換えて入力と出力動作を行なう、た
とえば入力回路２からＣＰＵＩが入力データ４を読み取
るときには、上位アドレス線８の１本でレベル“０“が
ＣＰＵＩから出力されることにより、入力回路選択端子
９が“１″となって入力回路２が選ばれ入力回路２が動
作となる。このとき出力回路選択端子１０が１１０１＋
となっているため、出力回路３は選ばれないので動作し
ない状態となる。またＣＰＵ１が出力回路３ヘデータを
送って出力するときには、上位アドレス線８がレベル１
１１ Ｉ＋となることにより、出力回路選択端子１０が
“１″となって出力回路３が選ばれ動作可能となるが、
入力回路選択端子９が“Ｏ１１となって入力回路２は選
ばれずに動作しない状態となる。このように入力回路２
と出力回路３のアドレス範囲がそれぞれ違うようにして
、上位アドレス線８のデータにより入力または出力動作
に応じて入力回路２または出力回路３を選んで動作する
ようにしていた。
がそれぞれ違う方式ににしているため、入力回路２およ
び出力回路３で同時に使用している２本のアドレス線６
の１つ上位のアドレス線８のデータにより、入力回路２
と出力回路３を切り換えて入力と出力動作を行なう、た
とえば入力回路２からＣＰＵＩが入力データ４を読み取
るときには、上位アドレス線８の１本でレベル“０“が
ＣＰＵＩから出力されることにより、入力回路選択端子
９が“１″となって入力回路２が選ばれ入力回路２が動
作となる。このとき出力回路選択端子１０が１１０１＋
となっているため、出力回路３は選ばれないので動作し
ない状態となる。またＣＰＵ１が出力回路３ヘデータを
送って出力するときには、上位アドレス線８がレベル１
１１ Ｉ＋となることにより、出力回路選択端子１０が
“１″となって出力回路３が選ばれ動作可能となるが、
入力回路選択端子９が“Ｏ１１となって入力回路２は選
ばれずに動作しない状態となる。このように入力回路２
と出力回路３のアドレス範囲がそれぞれ違うようにして
、上位アドレス線８のデータにより入力または出力動作
に応じて入力回路２または出力回路３を選んで動作する
ようにしていた。
上記従来技術はマイクロコンピュータのもつ入力回路お
よび出力回路へのアドレス線与節約の点について配慮が
されておらず、小形の装置における機能を制限している
問題があった。
よび出力回路へのアドレス線与節約の点について配慮が
されておらず、小形の装置における機能を制限している
問題があった。
本発明の目的は小形の装置においてアドレス線を節約し
てハードウェアを縮小することによりコスト低減を図れ
るシーケンスコントローラを提供するにある。
てハードウェアを縮小することによりコスト低減を図れ
るシーケンスコントローラを提供するにある。
上記目的は、マイクロコンピュータを用いたシーケンス
コントローラにおいて、マイクロコンピュータのＣＰＵ
よりアクセスする外部入力データの入力回路のアドレス
と出力データの出力回路のアドレスとを共用化すること
によりアドレス範囲とアドレス線数を減少せしめる手段
を設けたシーケンスコントローラにより達成される。
コントローラにおいて、マイクロコンピュータのＣＰＵ
よりアクセスする外部入力データの入力回路のアドレス
と出力データの出力回路のアドレスとを共用化すること
によりアドレス範囲とアドレス線数を減少せしめる手段
を設けたシーケンスコントローラにより達成される。
上記シーケンスコントローラの上記手段は、入力動作の
さい入力回路からマイクロコンピュータのＣＰＵに外部
よりの入力データを送ってＣＰＵがこれを読み処理し、
出力動作のさいＣＰＵから送られたデータを出力回路が
記憶して該データを外部に出力する２つの動作において
、それぞれＣＰＵに対してデータの転送方向が反対にな
っているのをＣＰＵからの特定のコントロール線により
切り換えるようになっており、これによりＣＰＵからア
クセスする入力回路および出力回路のアドレスが同一で
あっても上記コントロール線により入力回路からのデー
タをＣＰＵに転送させるかＣＰＵからのデータを出力回
路に転送させるかの動作を切り換えることができるので
、入力回路および出力回路のアドレスを同一にしてもデ
ータがラップすることなく２つの動作が行なえる。
さい入力回路からマイクロコンピュータのＣＰＵに外部
よりの入力データを送ってＣＰＵがこれを読み処理し、
出力動作のさいＣＰＵから送られたデータを出力回路が
記憶して該データを外部に出力する２つの動作において
、それぞれＣＰＵに対してデータの転送方向が反対にな
っているのをＣＰＵからの特定のコントロール線により
切り換えるようになっており、これによりＣＰＵからア
クセスする入力回路および出力回路のアドレスが同一で
あっても上記コントロール線により入力回路からのデー
タをＣＰＵに転送させるかＣＰＵからのデータを出力回
路に転送させるかの動作を切り換えることができるので
、入力回路および出力回路のアドレスを同一にしてもデ
ータがラップすることなく２つの動作が行なえる。
以下に本発明の一実施例を第１図および第２図により説
明する。
明する。
第１図は本発明によるシーケンスコントローラの一実施
例を示すブロック図である。第１図において、１は中央
処理装置ＣＰＵ、２は入力回路、３は出力回路、４は入
力データ（ｍ）、５は出力データ（線）、６０はアドレ
ス線、７はデータ線、１２はコントロール線、１３はデ
ータ切換スイッチである。第１図はシーケンスコントロ
ーラの入力回路２および出力回路３とＣＰＵＩのそれぞ
れのデータのやりとりを示している。第２図は同じくア
ドレスマツプ図である。第２図において、２１はシステ
ムメモリエリア、２４は入力・出力アクセスエリア、２
６はアドレスマツプである。第２図のアドレスマツプ２
６はＣＰＵＩが直接アクセスできる範囲の内容を示して
おり、本発明のアドレスマツプ２６では入力回路２のも
つアドレスと出力回路３のもつアドレス範囲の共通の入
力・出力アクセスエリア２４が共用できるようにしてい
る。
例を示すブロック図である。第１図において、１は中央
処理装置ＣＰＵ、２は入力回路、３は出力回路、４は入
力データ（ｍ）、５は出力データ（線）、６０はアドレ
ス線、７はデータ線、１２はコントロール線、１３はデ
ータ切換スイッチである。第１図はシーケンスコントロ
ーラの入力回路２および出力回路３とＣＰＵＩのそれぞ
れのデータのやりとりを示している。第２図は同じくア
ドレスマツプ図である。第２図において、２１はシステ
ムメモリエリア、２４は入力・出力アクセスエリア、２
６はアドレスマツプである。第２図のアドレスマツプ２
６はＣＰＵＩが直接アクセスできる範囲の内容を示して
おり、本発明のアドレスマツプ２６では入力回路２のも
つアドレスと出力回路３のもつアドレス範囲の共通の入
力・出力アクセスエリア２４が共用できるようにしてい
る。
上記の構成で、まずシーケンスコントローラに必要な外
部からの入力データ４をＣＰＵＩに読み取るときの動作
から説明する。外部からの入力データ（群）４は常時に
入力回路２の入力に加わっており、ＣＰＵＩからのアド
レス線６０により上記入力データ（線）４のうちの１本
だけを選んで。
部からの入力データ４をＣＰＵＩに読み取るときの動作
から説明する。外部からの入力データ（群）４は常時に
入力回路２の入力に加わっており、ＣＰＵＩからのアド
レス線６０により上記入力データ（線）４のうちの１本
だけを選んで。
この入力データ４を入力回路２から出力させる。
このさい外部からの入力データ（線）４の１本づつがそ
れぞ九アドレス付けされており、ＣＰＵＩは読み取りた
い外部入力データ（線）４のアドレスを指定して読み取
ることになる。入力回路２から出力されたデータはデー
タ線７に接続のデータ切換スイッチ１３の接点Ａ側に入
力する。このデータ切換スイッチ１３はＣＰＵＩからの
コントロール線１２により動作するもので、ＣＰＵ１が
データを読み取るときには接点Ａ側に閉じ、逆にＣＰＵ
１が外部へデータを出力するときには接点Ｂ側に閉じる
ように動く。したがってＣＰＵＩが入力回路２からのデ
ータを読み出そうとするときにはデータ切換スイッチ１
３の接点Ａ側を経由してデータ線７からＣＰＵＩにデー
タが入力する。このようにして外部からの入力データ（
群）４をアドレス線６０のアドレスを変えてＣＰＵＩが
くり返し入力することにより全ての入力データ４を読み
取り終えると、これらの入力データ４をもとにＣＰＵ１
は予めプログラムされた内容に従って演算を開始し、演
算が終了すると演算結果を呂カデータとし、て外部へ出
力する動作に移る。するとこんどはデータ線７上のデー
タの流れが入力のときと逆になり、ＣＰ Ｕ １からの
演算結果の出力データが出力されるとデータ切換スイッ
チ１３に入力する。
れぞ九アドレス付けされており、ＣＰＵＩは読み取りた
い外部入力データ（線）４のアドレスを指定して読み取
ることになる。入力回路２から出力されたデータはデー
タ線７に接続のデータ切換スイッチ１３の接点Ａ側に入
力する。このデータ切換スイッチ１３はＣＰＵＩからの
コントロール線１２により動作するもので、ＣＰＵ１が
データを読み取るときには接点Ａ側に閉じ、逆にＣＰＵ
１が外部へデータを出力するときには接点Ｂ側に閉じる
ように動く。したがってＣＰＵＩが入力回路２からのデ
ータを読み出そうとするときにはデータ切換スイッチ１
３の接点Ａ側を経由してデータ線７からＣＰＵＩにデー
タが入力する。このようにして外部からの入力データ（
群）４をアドレス線６０のアドレスを変えてＣＰＵＩが
くり返し入力することにより全ての入力データ４を読み
取り終えると、これらの入力データ４をもとにＣＰＵ１
は予めプログラムされた内容に従って演算を開始し、演
算が終了すると演算結果を呂カデータとし、て外部へ出
力する動作に移る。するとこんどはデータ線７上のデー
タの流れが入力のときと逆になり、ＣＰ Ｕ １からの
演算結果の出力データが出力されるとデータ切換スイッ
チ１３に入力する。
このとき上記の通り外部へデータを出力するのであるか
らコントロール線１２によりデータ切換スイッチ１３が
接点Ｂ側に閉じている。したがってＣＰＵＩから出力さ
れたデータはデータ線７がら接点Ｂ側を経由して出力回
路３に入力する。この出力データはＣＰＵＩからアドレ
ス線６０により指定された出力データ（線）５のうちの
１本を選んで出力データ５として外部へ出力される。こ
のように出力回路３の出力データ（線）５も入力回路２
と同様に１本づつアドレス付けされており。
らコントロール線１２によりデータ切換スイッチ１３が
接点Ｂ側に閉じている。したがってＣＰＵＩから出力さ
れたデータはデータ線７がら接点Ｂ側を経由して出力回
路３に入力する。この出力データはＣＰＵＩからアドレ
ス線６０により指定された出力データ（線）５のうちの
１本を選んで出力データ５として外部へ出力される。こ
のように出力回路３の出力データ（線）５も入力回路２
と同様に１本づつアドレス付けされており。
ＣＰＵＩから外部へ出力したい出力データ（線）５のア
ドレスを指定してそれぞれの出力データ５を出力回路３
から外部へ出力し終える。
ドレスを指定してそれぞれの出力データ５を出力回路３
から外部へ出力し終える。
このようにして外部入力データ４をＣＰＵＩが読み取る
ときに入力回路２のアドレスを指定して入力データ（線
）４を選択入力するが、同時に出力回路３へも共通のア
ドレス範囲の入力・出力アクセスエリア２４（第２図）
の同じアドレスが入っているため出力回路３でも出デー
タ（線）５の選択動作をする。同様に出力データ５を出
力動作するときにも、同時に入力データ（線）４の選択
動作もすることになる。しかし上記のようにＣＰＵ１か
らのコントロール線１２で動作するデータ切換スイッチ
１３により入力動作時には出力回路３へのデータ（線）
が切り離されてデータが送られないので出力回路３が動
作しない。同様に出力Ｖノ作時には入力回路２からのデ
ータ（線）が切り離されてデータがＣＰＵＩへ入力しな
いのでＣＰＵ１は入力・演算動作しない。したがってＣ
ＰＵ １が入力回路２と出力回路３の同じアドレス範囲
の共通の入力・出力アクセスエリア２４を共用しても、
ＣＰＵ１の入力または出力動作に応じて入力回路２また
は出力回路３のいずれか一方のみ実質上動作することに
なり、データがラップすることによる誤動作はない。こ
うして入力回路２のもつアドレスと出力回路３のもつア
ドレス範囲が共用できるため、入力および出力動作に必
要なアドレス範囲（第２図）は従来のアドレス範囲（第
４図）の半分でよく、アドレス線６０も従来のアドレス
線６（第３図）の２本のうち１本が必要なくなるため、
これにより具体的にはＩＣの簡単化とＩＣ数の縮小が図
られて小形な装置のコスト低減を可能にする。
ときに入力回路２のアドレスを指定して入力データ（線
）４を選択入力するが、同時に出力回路３へも共通のア
ドレス範囲の入力・出力アクセスエリア２４（第２図）
の同じアドレスが入っているため出力回路３でも出デー
タ（線）５の選択動作をする。同様に出力データ５を出
力動作するときにも、同時に入力データ（線）４の選択
動作もすることになる。しかし上記のようにＣＰＵ１か
らのコントロール線１２で動作するデータ切換スイッチ
１３により入力動作時には出力回路３へのデータ（線）
が切り離されてデータが送られないので出力回路３が動
作しない。同様に出力Ｖノ作時には入力回路２からのデ
ータ（線）が切り離されてデータがＣＰＵＩへ入力しな
いのでＣＰＵ１は入力・演算動作しない。したがってＣ
ＰＵ １が入力回路２と出力回路３の同じアドレス範囲
の共通の入力・出力アクセスエリア２４を共用しても、
ＣＰＵ１の入力または出力動作に応じて入力回路２また
は出力回路３のいずれか一方のみ実質上動作することに
なり、データがラップすることによる誤動作はない。こ
うして入力回路２のもつアドレスと出力回路３のもつア
ドレス範囲が共用できるため、入力および出力動作に必
要なアドレス範囲（第２図）は従来のアドレス範囲（第
４図）の半分でよく、アドレス線６０も従来のアドレス
線６（第３図）の２本のうち１本が必要なくなるため、
これにより具体的にはＩＣの簡単化とＩＣ数の縮小が図
られて小形な装置のコスト低減を可能にする。
本発明によれば、マイクロコンピュータを用いたシーケ
ンスコントローラの入力回路のもつアドレス範囲と出力
回路のもつアドレス範囲を共用できるので、アドレス線
を減らすのを可能にしてハードウェアの縮小およびコス
トの低減が図れる効果がある。
ンスコントローラの入力回路のもつアドレス範囲と出力
回路のもつアドレス範囲を共用できるので、アドレス線
を減らすのを可能にしてハードウェアの縮小およびコス
トの低減が図れる効果がある。
第１図は本発明によるシーケンスコントローラの一実施
例を示すブロック図、第２図は同じくアドレスマツプ図
、第３図は従来のシーケンスコントローラを例示するブ
ロック図、第４図は同じくアドレスマツプ図である。 １・・・中央処理装置ＣＰＵ、２・・・入力回路、３・
・・出力回路、４・・・入力データ（線）、５・・・出
力データ （線）、６０・・・アドレス線、７・・・デ
ータ線、１２・・・コントロール線、１３・・・データ
切換スイッチ、２１・・・システムメモリエリア、２４
・・・入力・出力アクセスエリア、２６・・・アドレス
マツプ・ ７弗 １ 図 ザ ｃｐｕ ・ ２人力［蔭、３：出力回路。 ４、入力テ゛−）２，５゛三刀テ゛−タ、７．テ゛−タ
孝泉１、・２ コツトロール＆、 、／３ テ
゛−夕を刀、撲又乞ツナ、３り・ アドレス範囲、＄４
固 ＄２図 ２１、システムメモリエリア、２４：入力 と力アクヒ
スエリア２６、アドレスマ・ソフ。
例を示すブロック図、第２図は同じくアドレスマツプ図
、第３図は従来のシーケンスコントローラを例示するブ
ロック図、第４図は同じくアドレスマツプ図である。 １・・・中央処理装置ＣＰＵ、２・・・入力回路、３・
・・出力回路、４・・・入力データ（線）、５・・・出
力データ （線）、６０・・・アドレス線、７・・・デ
ータ線、１２・・・コントロール線、１３・・・データ
切換スイッチ、２１・・・システムメモリエリア、２４
・・・入力・出力アクセスエリア、２６・・・アドレス
マツプ・ ７弗 １ 図 ザ ｃｐｕ ・ ２人力［蔭、３：出力回路。 ４、入力テ゛−）２，５゛三刀テ゛−タ、７．テ゛−タ
孝泉１、・２ コツトロール＆、 、／３ テ
゛−夕を刀、撲又乞ツナ、３り・ アドレス範囲、＄４
固 ＄２図 ２１、システムメモリエリア、２４：入力 と力アクヒ
スエリア２６、アドレスマ・ソフ。
Claims (1)
- １、マイクロコンピュータを使用し、外部よりの入力デ
ータを入力する入力回路からマイクロコンピュータの中
央処理装置にデータを読み込んで演算処理したデータを
出力回路から出力するシーケンスコントローラにおいて
、上記中央処理装置からアクセスする上記入力回路およ
び出力回路のアドレスを共用化することによりアドレス
線数を減少できるようにした手段を設けたことを特徴と
するシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1443788A JPH01191202A (ja) | 1988-01-27 | 1988-01-27 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1443788A JPH01191202A (ja) | 1988-01-27 | 1988-01-27 | シーケンスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191202A true JPH01191202A (ja) | 1989-08-01 |
Family
ID=11860995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1443788A Pending JPH01191202A (ja) | 1988-01-27 | 1988-01-27 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191202A (ja) |
-
1988
- 1988-01-27 JP JP1443788A patent/JPH01191202A/ja active Pending
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