JPH01184985A - 厚膜誘電体形成方法 - Google Patents
厚膜誘電体形成方法Info
- Publication number
- JPH01184985A JPH01184985A JP1016988A JP1016988A JPH01184985A JP H01184985 A JPH01184985 A JP H01184985A JP 1016988 A JP1016988 A JP 1016988A JP 1016988 A JP1016988 A JP 1016988A JP H01184985 A JPH01184985 A JP H01184985A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric
- dielectric paste
- paste
- printed
- pinholes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000007639 printing Methods 0.000 claims abstract description 10
- 238000010304 firing Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 8
- 239000000919 ceramic Substances 0.000 abstract description 3
- 238000007650 screen-printing Methods 0.000 abstract description 3
- 238000001354 calcination Methods 0.000 abstract 3
- 230000002265 prevention Effects 0.000 abstract 1
- 239000003989 dielectric material Substances 0.000 description 5
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000005355 lead glass Substances 0.000 description 1
- -1 resistors Substances 0.000 description 1
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は厚膜集積回路における誘電体の形成方法に関
し、特に詳しく言うと、基板上に誘電体を印刷焼成する
に際し焼成によるピンホールの発生を防止するようにし
た厚膜誘電体形成方法に関する。
し、特に詳しく言うと、基板上に誘電体を印刷焼成する
に際し焼成によるピンホールの発生を防止するようにし
た厚膜誘電体形成方法に関する。
[従来の技術]
セラミック基板上に導体や抵抗体あるいは誘電体のパタ
ーンをメツシュスクリーン印刷により高解像度で厚膜印
刷し、乾燥焼成した厚膜集積回路は各種電気、電子機器
に利用されている。このうち絶縁体を構成する誘電体は
、耐電圧特性を考慮に入れて40〜50μmの厚膜を確
保するため、適当な粘度に設定されたペーストを2から
3層に分けて各層毎に印刷焼成を行ない、2から3層で
1つの誘電体を構成するようにしている。誘電体ペース
トとしては、例えばホウケイ酸ガラス、鉛ガラスが使用
されている。これらペーストは厚みの確保と印刷焼成字
のピンホールの発生を極力押えるように粘度設定する必
要がある。ペーストの粘度は硬すぎるとスクリーンのメ
ツシュを通過し難しく、ピンホール発生の原因になり、
逆にやわらか過ぎるとメツシュを通過し易いが、ダレ易
く膜厚確保が難しく、高解像度の印刷が難しくなる。
ーンをメツシュスクリーン印刷により高解像度で厚膜印
刷し、乾燥焼成した厚膜集積回路は各種電気、電子機器
に利用されている。このうち絶縁体を構成する誘電体は
、耐電圧特性を考慮に入れて40〜50μmの厚膜を確
保するため、適当な粘度に設定されたペーストを2から
3層に分けて各層毎に印刷焼成を行ない、2から3層で
1つの誘電体を構成するようにしている。誘電体ペース
トとしては、例えばホウケイ酸ガラス、鉛ガラスが使用
されている。これらペーストは厚みの確保と印刷焼成字
のピンホールの発生を極力押えるように粘度設定する必
要がある。ペーストの粘度は硬すぎるとスクリーンのメ
ツシュを通過し難しく、ピンホール発生の原因になり、
逆にやわらか過ぎるとメツシュを通過し易いが、ダレ易
く膜厚確保が難しく、高解像度の印刷が難しくなる。
[発明が解決しようとする課題]
これにより第1mの焼成時にピンホールが発生しても、
第2層のペーストの印刷焼成により第1層のピンホール
の開口部が覆われて塞がれる可能性は高いが、第2層に
生じたピンホールが第1層のピンホールと連通する可能
性があり、第2層上に上層導体ペーストを印刷焼成する
時に、導体ペーストがこれらピンホールを通って、基板
に流れ込み、上層導体と基板上の下層導体とが電気的に
接続されてしまう可能性がある。これは誘電体を3層で
構成した時も可能性がある。
第2層のペーストの印刷焼成により第1層のピンホール
の開口部が覆われて塞がれる可能性は高いが、第2層に
生じたピンホールが第1層のピンホールと連通する可能
性があり、第2層上に上層導体ペーストを印刷焼成する
時に、導体ペーストがこれらピンホールを通って、基板
に流れ込み、上層導体と基板上の下層導体とが電気的に
接続されてしまう可能性がある。これは誘電体を3層で
構成した時も可能性がある。
そこでこの発明の目的は、簡単な構成によりピンホール
を確実に埋めて上述したような導体と基板が電気的に接
続されるのを防止するようにした厚膜誘電体形成方法を
提供することである。
を確実に埋めて上述したような導体と基板が電気的に接
続されるのを防止するようにした厚膜誘電体形成方法を
提供することである。
[課題を解決するための手段]
この発明は、基板上に誘電体ペーストを複数層個々に印
刷焼成することにより厚v4誘電体を形成する厚膜誘電
体形成方法において、基板上に印刷焼成される第1の誘
電体ペーストに対して、少なくとも最上部に印刷焼成さ
れる第2の誘電体ペーストの粘度を低くし、第1の誘電
体ペーストの焼成時に発生したピンホールを埋めるよう
にしたことを特徴とするものである。
刷焼成することにより厚v4誘電体を形成する厚膜誘電
体形成方法において、基板上に印刷焼成される第1の誘
電体ペーストに対して、少なくとも最上部に印刷焼成さ
れる第2の誘電体ペーストの粘度を低くし、第1の誘電
体ペーストの焼成時に発生したピンホールを埋めるよう
にしたことを特徴とするものである。
[実 施 例コ
以下、この発明を図面に示す一実施例について説明する
と、セラミック等で構成された基板1上には、導体ペー
ストにより下層接続線2が印刷焼成されている。この接
続線2の一部を覆うようにまず第1誘電体ペースト3が
メツシュスクリーン印刷により印刷されかつ焼成される
(第1図)。4は焼成時に発生したピンホールである。
と、セラミック等で構成された基板1上には、導体ペー
ストにより下層接続線2が印刷焼成されている。この接
続線2の一部を覆うようにまず第1誘電体ペースト3が
メツシュスクリーン印刷により印刷されかつ焼成される
(第1図)。4は焼成時に発生したピンホールである。
次にこの第1誘電体ペースト3上に第2誘電体ペースト
5が第1誘電体ペースト3と同様にスクリーン印刷され
る(第2図)。第2誘電体ペースト5は第1誘電体ペー
スト3よりその粘度が低くなるようにシンニングされて
いる。したがって、第1誘電体ペースト3の焼成時に発
生したピンホール4には第2誘電体ペースト5に印刷時
にスキージ(図示しない)の押圧力によりこの第2誘電
体ペースト5が圧入されて塞がれる。この状態で焼成す
ることにより、ピンホール4は第2誘電体ペースト5に
より完全に塞がれ、第2誘電体ペースト5の表面も滑ら
かになる(第3図)。最後に第2誘電体ペースト5上に
上層接続線6を形成するように導体ペーストを印刷焼成
すれば、完成する(第4図)。
5が第1誘電体ペースト3と同様にスクリーン印刷され
る(第2図)。第2誘電体ペースト5は第1誘電体ペー
スト3よりその粘度が低くなるようにシンニングされて
いる。したがって、第1誘電体ペースト3の焼成時に発
生したピンホール4には第2誘電体ペースト5に印刷時
にスキージ(図示しない)の押圧力によりこの第2誘電
体ペースト5が圧入されて塞がれる。この状態で焼成す
ることにより、ピンホール4は第2誘電体ペースト5に
より完全に塞がれ、第2誘電体ペースト5の表面も滑ら
かになる(第3図)。最後に第2誘電体ペースト5上に
上層接続線6を形成するように導体ペーストを印刷焼成
すれば、完成する(第4図)。
上述実施例においては誘電体ペーストを2層で構成して
いるが、3層あるいは4層で構成してもよく、例えば3
層の場合は、第1および第2層を同じ硬さのペーストで
印刷焼成し、第3層を軟らかいペーストで構成したり、
第2層および第3層を第1層より軟らかいペーストで構
成するようにしてもよい。
いるが、3層あるいは4層で構成してもよく、例えば3
層の場合は、第1および第2層を同じ硬さのペーストで
印刷焼成し、第3層を軟らかいペーストで構成したり、
第2層および第3層を第1層より軟らかいペーストで構
成するようにしてもよい。
[発明の効果]
以上のように、この発明の厚膜誘電体形成方法は、基板
上に印刷焼成される第1の誘電体ペーストに対して、少
なくとも最上部に印刷焼成される第2の誘電体ペースト
の粘度を低くし、第1の誘電体ペーストの焼成時に発生
したピンホールを埋めるようにしたものであり、これに
より誘電体の初期ショート不良を軽減させることができ
、耐電圧特性が改良される。また、誘電体表面が滑らか
になるため、上層導体の印刷の解像度を上げることがで
きる。
上に印刷焼成される第1の誘電体ペーストに対して、少
なくとも最上部に印刷焼成される第2の誘電体ペースト
の粘度を低くし、第1の誘電体ペーストの焼成時に発生
したピンホールを埋めるようにしたものであり、これに
より誘電体の初期ショート不良を軽減させることができ
、耐電圧特性が改良される。また、誘電体表面が滑らか
になるため、上層導体の印刷の解像度を上げることがで
きる。
また、この誘電体ペース1〜1f!Jを3層以上で構成
し、第1および第2層を同じ硬さのペーストで印刷焼成
すれば、誘電体の厚みも確保することができ、第2層お
よび第3層を第1層より軟らかいペーストで構成すれば
、ピンホールを完全に塞ぐことができる。
し、第1および第2層を同じ硬さのペーストで印刷焼成
すれば、誘電体の厚みも確保することができ、第2層お
よび第3層を第1層より軟らかいペーストで構成すれば
、ピンホールを完全に塞ぐことができる。
第1図から第4図はこの発明の方法にしたがって、誘電
体を形成する場合の一実施例を順を追って概略的に説明
するための縦断面図である。 図面において、1は基板、2は接続線、3は第1誘電体
ペースト、4はピンホール、5は第2誘電体ペースト、
6は上層接続線である。 特許出願人 株式会社富士通ゼネラル 代理人 弁理士 大 原 拓 也 杭1図 第2図 第3図
体を形成する場合の一実施例を順を追って概略的に説明
するための縦断面図である。 図面において、1は基板、2は接続線、3は第1誘電体
ペースト、4はピンホール、5は第2誘電体ペースト、
6は上層接続線である。 特許出願人 株式会社富士通ゼネラル 代理人 弁理士 大 原 拓 也 杭1図 第2図 第3図
Claims (3)
- (1)基板上に誘電体ペーストを複数層個々に印刷焼成
することにより厚膜誘電体を形成する厚膜誘電体形成方
法において、前記基板上に印刷焼成される第1の誘電体
ペーストに対して、少なくとも最上部に印刷焼成される
第2の誘電体ペーストの粘度を低くし、前記第1の誘電
体ペーストの焼成時に発生したピンホールを埋めるよう
にしたことを特徴とする厚膜誘電体形成方法。 - (2)前記第2の誘電体ペーストの粘度は前記第1の誘
電体ペーストと同じ粘度のものを使用し、前記第2の誘
電体ペースト上には第3の誘電体ペーストが印刷焼成さ
れ、この第3の誘電体ペーストは前記第1および第2の
誘電体ペーストよりその粘度を低くしたことを特徴とす
る請求項1に記載の厚膜誘電体形成方法。 - (3)前記第2の誘電体ペースト上には前記第3の誘電
体ペーストが印刷焼成され、この第3の誘電体ペースト
は前記第2の誘電体ペーストと同じ粘度であることを特
徴とする請求項1に記載の厚膜誘電体形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1016988A JPH01184985A (ja) | 1988-01-20 | 1988-01-20 | 厚膜誘電体形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1016988A JPH01184985A (ja) | 1988-01-20 | 1988-01-20 | 厚膜誘電体形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01184985A true JPH01184985A (ja) | 1989-07-24 |
Family
ID=11742778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1016988A Pending JPH01184985A (ja) | 1988-01-20 | 1988-01-20 | 厚膜誘電体形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01184985A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344872A (ja) * | 2005-06-10 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 高分子発熱体 |
-
1988
- 1988-01-20 JP JP1016988A patent/JPH01184985A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344872A (ja) * | 2005-06-10 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 高分子発熱体 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4806188A (en) | Method for fabricating multilayer circuits | |
KR840001994A (ko) | 세라믹 다층 배선판의 제조방법 | |
KR20010052848A (ko) | 세라믹 회로판의 제조 방법 및 세라믹 회로판 | |
JPH01184985A (ja) | 厚膜誘電体形成方法 | |
JP2712295B2 (ja) | 混成集積回路 | |
JPS63144554A (ja) | 厚膜混成集積回路基板の製造方法 | |
JPS60117796A (ja) | 多層配線基板及びその製造方法 | |
JPS6149491A (ja) | セラミツク多層配線基板 | |
JP3033805B2 (ja) | 厚膜icのバイアホールの形成方法 | |
JPS58180093A (ja) | 多層回路板の製造方法 | |
JP3695769B2 (ja) | 厚膜回路基板の製造方法 | |
JP3176258B2 (ja) | 多層配線基板 | |
JP2002344137A (ja) | 厚膜多層基板およびその製造方法 | |
JPH09260801A (ja) | スルーホール基板及びその製法 | |
JPS6045095A (ja) | 厚膜多層基板の製造方法 | |
JP3567640B2 (ja) | 厚膜回路基板の製造方法 | |
JPH06105833B2 (ja) | セラミック多層配線基板の製造方法 | |
JPH0731558Y2 (ja) | 混成集積回路装置 | |
JPH04221886A (ja) | 厚膜多層回路基板及びその製造方法 | |
JPS63141387A (ja) | 厚膜回路基板の製造方法 | |
KR930001293A (ko) | 형광표시관과 그 제조방법 | |
JPS63102398A (ja) | セラミツク回路基板の製造方法 | |
JPS60245296A (ja) | 厚膜印刷によるスル−ホ−ル形成方法 | |
JPH1065342A (ja) | 多層回路基板およびその製造方法 | |
JPS5992599A (ja) | 厚膜混成集積回路の製造方法 |