KR20010052848A - 세라믹 회로판의 제조 방법 및 세라믹 회로판 - Google Patents
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Abstract
본 발명에 따른 세라믹 회로판의 제조 방법은 비아 홀에 도체 재료가 충전되고, 소성된 세라믹 기판의 비아 홀에 생긴 오목부에 제 1 도체 페이스트를 도포하는 공정과, 제 1 도체 페이스트에 의해 오목부가 매립된 세라믹 기판 상에, 표면 회로를 형성하기 위한 제 2 도체 페이스트를 인쇄하여 표면 회로를 형성하는 공정을 포함하고, 상기 제 1 도체 페이스트의 점도는 상기 제 2 도체 페이스트의 점도보다도 낮은 것을 특징으로 한다. 본 발명의 제조 방법에 의하면, 표면 회로 도체와 비아 홀 내의 도체와의 도전성이 양호하게 되고, 또한, 비아 홀 주변에 있어서의 표면 회로의 인쇄 패턴 정밀도도 높은 것으로 된다. 그 결과, 고밀도 회로에 적용하여, 회로의 신뢰 성능에도 우수한 세라믹 회로판을 생산성 양호하게 제공할 수 있다.
Description
각종 전자기기에 있어서, 회로의 소형화를 도모하기 위해서, 세라믹 회로판이 사용되고 있다. 세라믹 회로판에 있어서는, 세라믹 기판의 표리면(表裏面)의 도체 회로를 도통시키기 때문에, 회로 도체의 단축을 위해, 혹은 다층 회로판의 각 층의 도체 회로를 도통시키기 위해 비아 홀을 이용한 도체층 사이의 접속이 이용되고 있다.
비아 홀이란, 세라믹 기판을 관통하는 미세한 구멍이다. 비아 홀에 도체 페이스트를 충전하여 소성하는 것에 의해, 비아 홀에 충전된 도체가 비아 홀에 접하는 각 내층의 도체 회로끼리 혹은 기판 표면의 회로끼리를 서로 도통시킬 수 있다.
비아 홀에 충전된 도체 페이스트의 소성은 세라믹 기판을 구성하는 세라믹 그린 시트의 소성과 동시에 행해지는 경우가 많다.
또, 세라믹 회로판의 표면에 제작되는 표면 회로는 세라믹 그린 시트 혹은 그 적층체를 소성한 후에, 세라믹 회로판의 표면에 도체 페이스트를 인쇄하고, 또한 도체 페이스트를 소성하는 것으로 형성할 수 있다.
그러나, 상기한 종래의 세라믹 회로판의 제조 방법은 비아 홀에 충전 형성된 도체와 표면 회로의 도통이 잘 행해지지 않았거나, 비아 홀의 부분에 형성되는 표면 회로에 불량이 발생하기 쉽다는 문제가 있었다.
그 원인의 하나로서, 비아 홀에 충전된 도체 페이스트가 소성 시의 수축에 의해 비아 홀의 개구 표면보다도 오목한 상태로 되어 있는 것이 고려된다. 세라믹 그리트 시트와 비아 홀 내의 도체 페이스트를 동시에 소성했을 때에, 그린 시트와 도체 페이스트의 수축률에는 상당한 차이가 있으므로, 수축이 큰 도체 페이스트가 비아 홀의 개구보다도 오목한 상태로 되기 때문이다.
비아 홀의 개구보다도 오목한 상태로 그린 시트 상에 표면 회로용의 도체 페이스트를 인쇄하면, 표면보다도 오목한 구멍 안에서는 충분하게 도체 페이스트가 충전되지 않는다. 그 때문에, 비아 홀의 도체와 표면 회로의 도체 페이스트의 사이에 동공이 생기거나, 비아 홀의 주변에서 도체 페이스트의 인쇄 패턴에 왜곡이나 긁힘 등의 장해가 발생하게 된다.
표면 회로를 형성하기 위한 도체 페이스트는 인쇄 형성할 때의 배선 정밀도를 높이기 위해, 인쇄 시에 흐르거나, 소위 얼룩이 생기거나 하지 않도록, 비교적 점성이 높은 페이스트가 사용된다. 특히, 근래, 회로의 고밀도화가 요구되도록 되어 있기 때문에, 여분으로 점성이 높은 도체 페이스트가 요구되고 있다.
그러나, 점성이 높은 도체 페이스트에서는, 인쇄에 의해, 비아 홀의 작은 오목한 내부에까지 확실하게 충전하는 것은 곤란하다. 또한, 비아 홀의 가장자리 부분에서, 도체 페이스트의 표면 장력 등의 작용에 의해, 소위 튀김이라는 현상이 생기고, 비아 홀의 내부까지는 도체 페이스트가 들어가지 않아, 어떻게 하여도, 상기한 바와 같은 문제가 발생하였다.
본 발명의 목적은 비아 홀의 개소에 있어서도 비아 홀 내부의 도체와 표면 회로의 도통성이 양호하고, 비아 홀 주변에서의 표면 회로의 불량 발생을 방지할 수 있는 세라믹 회로판을 제공하는 것이다.
본 발명은 고밀도 배선 회로판에 이용되는 세라믹 회로판의 제조 방법 및 세라믹 회로판에 관한 것이다.
도 1은 본 발명에 따른 제조 방법을 나타내는 세라믹 회로판의 중간체와 인쇄판의 단면도,
도 2는 본 발명의 세라믹 회로판의 제조 공정을 나타내는 주요 단면도,
도 3은 본 발명의 세라믹 회로판의 비아 홀 부근의 평면도이다.
본 발명에 따른 세라믹 회로판의 제조 방법은,
비아 홀에 반도체 재료가 충전되어 소성된 세라믹 기판의 비아 홀에 생긴 오목부에 제 1 도체 페이스트를 도포하는 공정과,
제 1 도체 페이스트에서 오목부가 매립된 세라믹 기판 상에, 표면 회로를 형성하기 위한 제 2 도체 페이스트를 인쇄하여 표면 회로를 형성하는 공정을 포함하고,
상기 제 1 도체 페이스트의 점도는 상기 제 2 도체 페이스트의 점도보다도 낮은 것을 특징으로 한다.
본 발명의 제조 방법에 의하면, 표면 회로 도체와 비아 홀 내의 도체와의 도통성이 양호하게 되고, 또한, 비아 홀 주변에 있어서의 표면 회로의 인쇄 패턴 정밀도도 높게 된다. 그 결과, 고밀도 회로에 적합하고, 회로의 신뢰 성능에도 우수한 세라믹 회로판을 생산성 양호하게 제공할 수 있다.
이하, 본 발명에 따른 세라믹 회로판의 제조 방법에 대하여 설명한다.
본 발명에 따른 세라믹 회로판의 제조 방법은 기본적으로 이하의 2개의 공정을 포함한다.
① 그린 시트의 비아 홀에 도체 페이스트가 충전되고, 소성된 기판의 비아 홀을 덮어 저점도의 제 1 도체 페이스트를 도공(塗工)하는 공정.
② 상기 제 1 도체 페이스트 상에, 표면 회로를 형성하는 제 2 도체 페이스트를 인쇄하여 표면 회로를 형성하는 공정.
이하, 본 발명에 사용되는 구성 재료에 대하여 상세히 설명한다.
[기판]
본 발명에 사용할 수 있는 기판은 통상의 세라믹 회로판과 마찬가지의 재료 및 구조를 채용할 수 있다. 즉, 세라믹 회로판을 구성하는 세라믹 재료로서, 알루미나, 질화 실리콘, 탄화 실리콘이나 유리 세라믹 등이 이용된다.
상기 세라믹 재료와 바인더 수지, 가소제 등으로 제작된 그린 시트에는, 공지의 수단에 의해 비아 홀이 관통 형성되고, 비아 홀의 내부에는 도체 페이스트가 충전된다. 비아 홀의 직경은 통상 0.1~0.3㎜ 정도로 형성된다. 여기에서 사용하는 도체 페이스트는 적어도 도체와, 바인더 수지와 소량의 결착제를 포함하는 것이고, 통상의 비아 홀 충전용의 도체 페이스트가 사용된다.
다층 회로판을 제조하는 경우에는, 복수 매의 그린 시트가 적층된다. 개개의 그린 시트의 표면에는 도체 회로가 형성되어 있다. 도체 회로는 내층 회로를 구성하기 위해 필요한 개소에, 도체 페이스트를 인쇄하여 형성된 것이다. 이 단계에서는, 비아 홀 내부의 도체 페이스트의 수축을 일으키지 않으므로, 비아 홀의 개구 표면은 주위 표면과의 사이에 큰 단차나 오목부는 없다. 이 때문에, 그린 시트 표면의 도체 페이스트는 비아 홀 내부의 도체 페이스트와 양호하게 일체화된다.
다층 회로판을 구성하는 그린 시트 적층체에 있어서, 도체 페이스트가 충전된 비아 홀에는 하기의 3종류가 있다.
제 1 비아 홀은 적층체의 표면으로부터 이면까지를 관통하고 있다. 제 2 비아 홀은 적층체의 한쪽 면으로부터 적층체의 도중까지 연결되고 도중에서 막혀 있다. 제 3 비아 홀은 적층체의 내부에만 연결되어 있어 외면에는 노출되어 있지 않다. 표면 회로의 형성에 관계하는 것은, 적어도 적층체의 한쪽 면에 노출되어 있는 비아 홀이다.
그린 시트 혹은 그 적층체는 통상의 소성 공정을 거쳐 소성된다. 비아 홀의 내부에 충전된 도체 페이스트도 동시에 소성된다. 이 때, 그린 시트와 비아 홀 내부의 도체 페이스트와의 수축률의 차에 의해, 비아 홀 내부의 도체 표면이 비아 홀의 개구면보다도 오목한 상태로 된다. 이 오목부는 통상, 5~100㎛ 정도이다.
[제 1 도체 페이스트]
본 발명에 있어서는 상기 비아 홀의 개구에 있어서의 도체 표면의 오목부를 매립하기 위해 저점도의 제 1 도체 페이스트가 사용된다.
제 1 도체 페이스트의 기본적인 재료나 조성은 통상의 회로 제작용의 제 2 도체 페이스트와 마찬가지로 하여도 된다. 다만, 도체 페이스트를 조제할 때의 용매 배합량을 조정하는 등을 하여, 제 2 도체 페이스트에 비하여, 점도가 낮은 도체 페이스트로 한다. 예컨대, 제 2 도체 페이스트에, 용매를 추가 배합하는 것에 의해, 저점도의 제 1 도체 페이스트를 얻을 수 있다.
제 1 도체 페이스트의 점도는 비아 홀의 도체에 생긴 오목부의 깊이나 크기, 혹은 표면 회로로 되는 도체 페이스트의 점도 등의 조건에 의하여도 달라지지만, 50~100Pa·s의 것을 사용할 수 있다. 발명자들의 실험 결과에 의하면, 제 1 도체 페이스트의 점도는 제 2 도체 페이스트의 점도에 대하여, 10~70%의 점도비를 갖는 것이 바람직하고, 보다 바람직하게는 상기 점도비는 30~50% 이다.
상기 점도비가 10%이하이면, 인쇄된 패턴이 넓어, 정세(精細) 회로의 형성에 불리하게 된다. 상기 점도비가 70%를 넘으면 종래와 마찬가지로 접속 불량 발생의 가능성이 생긴다.
또, 표시 회로 중, 높은 배선 정밀도를 요구하지 않은 개소 등에 대하여는, 제 1 도체 페이스트로 동시에 제작하는 것도 가능하다. 이 경우에는, 제 1 도체 페이스트의 점도를, 단독으로 표면 회로 형성 가능한 점도로 설정하여 둔다. 이에 따라, 회로판의 형성 시에 2종류의 도체 페이스트를 사용할 필요가 없게 된다. 다만, 저점도의 제 1 도체 페이스트에서는, 배선 밀도가 높은 부분이나 고정밀도를 요구하는 부분의 배선 패턴을 형성하는 것은 곤란하다.
비아 홀의 오목부에 제 1 도체 페이스트를 매립하는 것에는, 통상의 스크린 인쇄 등의 인쇄 수단이 적용된다. 인쇄 스크린 중, 비아 홀의 오목부에 대응하는 개소에 페이스트의 투과부를 마련하여 두면 된다. 그 외, 비아 홀의 수가 적은 경우는, 디스펜서 등을 사용할 수도 있다.
제 1 도체 페이스트의 도공량은 비아 홀의 개구에 생겨 있는 오목부가 완전히 매립되어 있지 않아도, 표면 회로의 형성에 문제가 없을 정도까지 오목부가 매립되어 있으면 된다.
저점도 제 1 도체 페이스트는 비아 홀의 개구 부분에만 도포하여도 되지만, 비아 홀의 개구보다도 조금 넓게 도포하는 편이 바람직하다. 조금 넓게 도포하는 것에 의해, 비아 홀의 치수 오차 및 저점도 도체 페이스트의 인쇄 오차 혹은 인쇄 어긋남이 있어도, 확실하게 비아 홀의 오목부를 매립할 수 있다. 비아 홀의 외측에 돌출하여 도포된 제 1 도체 페이스트는 표면 회로의 인쇄에 지장이 생기지 않을 정도로, 세라믹 기판의 표면으로부터 돌출되어 있어도 된다. 상기 돌출량은 5~10㎛ 정도로 설정할 수 있다. 다만, 제 1 도체 페이스트의 도포 범위가, 비아 홀의 외측으로 크게 돌출하면, 인접하는 표면 회로와 접촉하여 표면 회로의 기능을 손상시키는 경우가 있다. 그래서, 제 1 도체 페이스트의 도포 직경을, 비아 홀 구경의 0.8~3.0배 정도로 설정하여 두는 것이 바람직하고, 보다 바람직한 것은 1.0~2.0배 정도이다. 실제의 회로 치수 등을 고려하면, 도포 직경의 구체적인 값으로서, 0.2~0.4㎜ 정도가 채용된다.
또한, 제 1 도체 페이스트에는 비아 홀의 내부에 충전 형성된 도체와, 표면 회로 도체의 접속 기능을 개선하는 재료를 이용할 수 있다.
예컨대, 표면 회로의 도체와 비아 홀에 충전 형성된 도체의 금속끼리의 접촉에 의해 문제를 일으키기 쉬운 조합일 경우, 양쪽의 도체 재료와 접촉성이 양호한 도체 재료로 이루어진 저점도 도체 페이스트를 사용하면, 상기 문제가 개선된다.
구체적으로는, 양쪽의 도체 금속의 전극 전위가 크게 달라, 국부 전지의 형성이 예상되는 경우 등, 그 중간의 전극 전위를 갖는 도체 금속을 제 1 도체 페이스트에 사용하면, 국부 전지의 형성을 방지 할 수 있고, 접촉계면에서의 금속 부식을 방지할 수 있다. 이에 따라, 비아 홀용의 충전 금속의 선택 범위를 크게 할 수 있다.
[표면 회로의 형성]
비아 홀에 도포된 제 1 도체 페이스트가, 건조되기 전 혹은 건조 후에, 표면 회로로 되는 도체 페이스트를, 통상의 인쇄 수단으로 세라믹 기판의 표면에 인쇄하면, 표면 회로가 형성된다.
표면 회로는 비아 홀의 제 1 도체 페이스트를 완전히 덮도록 형성하여도 좋고, 제 1 도체 페이스트를 거쳐 비아 홀 내부의 도체와 양호한 접속이 되어 있으면, 제 1 도체 페이스트의 일부가 표면 회로의 도체 페이스트에 의해 덮이지 않도록 노출되어 있어도 관계없다. 또한, 상기한 바와 같이, 표면 회로의 일부를 제 1 도체 페이스트로 구성하는 경우에는, 비아 홀의 부분에는 표면 회로용의 도체 페이스트를 인쇄하지 않아도 되는 경우도 있다.
제 2 도체 페이스트는, 통상, 점도가 100~500Pa·s 정도의 것이 사용된다. 비아 홀의 제 1 도체 페이스트를 덮는 제 2 도체 페이스트의 직경은 0.3~0.5㎜ 정도로 설정할 수 있다.
제 2 도체 페이스트가 인쇄된 세라믹 기판은 통상의 소성 가공을 거쳐, 제 1 도체 페이스트 및 제 2 도체 페이스트가 소성되어, 표면 회로를 구비한 세라믹 회로판이 얻어진다.
이하, 본 발명의 실시예에 대하여 도면에 의해 설명한다.
도 1은 다층 세라믹 회로판의 제조 방법을 나타내고 있다.
세라믹 기판(10)은 복수 매의 세라믹 그린 시트(14)가 적층되고, 소성 일체화된 다층 기판이다. 도 1에서는 각 층의 그린 시트(14)를 구별하여 표시하고 있지만, 소성된 세라믹 기판(10)에서는, 복수 매의 그린 시트(14)가 완전히 일체화되어 있다. 세라믹 기판(10)에는 복수의 층을 관통하는 비아 홀(12)이 형성되어 있다. 비아 홀(12)의 중에는 내부 도체(20)로 충전되어 있다.
그린 시트(14)를 순차 적층하는 과정에서, 필요한 개소의 비아 홀(12)을 제 2 도체 페이스트로 충전하고, 모든 그린 시트(14)가 적층된 후, 그린 시트(14)의 소성과 마찬가지로, 내부 도체(20)도 소성한 것이다.
도 2a에 상세하게 도시한 바와 같이, 세라믹 기판(10)의 표면에서는, 비아 홀(12)의 내부 도체(20)는 그 표면이 비아 홀(12)의 개구 표면보다도 조금 오목하게 되어, 오목부(22)가 형성되어 있다. 이 오목부(22)는 세라믹 기판(10)을 제조할 때의 그린 시트(14)의 소성 과정에서, 그린 시트(14)와 비아 홀(12) 내의 도체 페이스트와의 수축률의 차이에 의해 생기고 있다.
도 1에 도시하는 바와 같이, 세라믹 기판(10)의 표면에, 인쇄 스크린 프레임(30)을 배치하고, 스크린 면(32)에 제 1 도체 페이스트(42)를 배치하여, 스퀴지(34)를 이동시켜, 도체 페이스트(42)를 비아 홀(12)의 오목부(22)에 도포한다.
도 2b에 상세하게 도시한 바와 같이, 도체 페이스트(42)는 비아 홀(12)의 개구보다도 좀 넓은 범위로 세라믹 기판(10)의 표면보다도 약간 부푼 상태로 도공된다.
다음에, 도 2c에 도시하는 바와 같이, 도체 페이스트(42)가 도포된 후에, 통상의 표면 회로용의 제 2 도체 페이스트(44)를 인쇄 형성하여, 표면 회로를 형성한다. 본 실시예에서는, 도체 페이스트(44)는 도체 페이스트(42)보다도 한 번 더 넓은 범위로 인쇄되어 있어, 도체 페이스트(42)가 완전히 덮여 있다.
세라믹 기판(10)의 표면은 도체 페이스트(42)에 의한 약간 불룩한 부분이 존재할 뿐 전체가 거의 평탄하므로, 전면에 걸쳐 정밀도가 양호한 표면 회로를 용이하게 형성할 수 있다. 비아 홀(12)의 개소에서는 도체 페이스트(44)는 도체 페이스트(42)를 거쳐 내부 도체(20)와 확실하게 접속되어 있고, 상기 오목부(22)에 기인하는 문제는 생기지 않는다.
도 3은 상기한 공정으로 제조된 비아 홀(12) 주변을 위쪽에서 나타낸 평면도이다. 도 3에 도시하는 바와 같이, 비아 홀(12)의 직경 D1에 대하여, 도체 페이스트(42)의 외경 D2, 도체 페이스트(44)의 외경 D3이 단계적으로 크게 되어 있다.
도체 페이스트(44)가 인쇄된 세라믹 기판(10)은 그 후, 소성 공정을 행하여 도체 페이스트(42) 및 도체 페이스트(44)를 소성한다. 소성 조건은 통상의 표면 회로 형성과 마찬가지로 하면 된다.
이와 같이 하여 제조된 세라믹 회로판은 표면 회로와 비아 홀의 내부 회로와의 도전성이 양호하고, 표면 회로의 회로 정밀도도 높은 것으로 되어, 품질이 우수하고, 정밀도가 높은 세라믹 회로판을 얻을 수 있다.
이하, 본 발명의 구체적 실시예로 되는 세라믹 회로판을 제조하고, 그 성능을 평가하였다.
(실시예 1)
유리 세라믹 그린 시트를 복수 매 적층하여 얻어진 적층체를 소성하여, 세라믹 다층 기판을 제조하였다.
세라믹 다층 기판을 구성하는 그린 시트 중, 적어도 표면에 배치되는 그린 시트에는 비아 홀을 1000개 이상 형성하여 두고, 각 비아 홀의 내부에는 통상의 내부 도체용 도체 페이스트를 충전하였다.
그 결과, 세라믹 다층 기판의 표면에는 구경 0.15㎜φ의 비아 홀이 1000개 이상 존재하고 있다.
세라믹 다층 기판의 각 비아 홀에, 제 1 도체 페이스트로서 점도 70Pa·s의 은/파라듐 도체 페이스트를 스크린 인쇄로 도포하였다. 도포 직경은 0.2㎜φ였다. 도체 페이스트를 도포한 후에 세라믹 다층 기판을 150℃로 10분간 건조하였다.
다음에, 제 1 도체 페이스트와 동일 조성으로 점도가 250Pa·s의 은/파라듐 도체 페이스트를 이용하는, 스크린 인쇄로 표면 회로를 인쇄함과 동시에, 각 비아 홀의 제 1 도체 페이스트의 상부를 제 2 도체 페이스트로 덮었다. 각 비아 홀 개소에 있어서의 제 2 도체 페이스트의 도포 직경은 0.3㎜φ였다. 제 2 도체 페이스트를 도포한 후에 세라믹 다층 기판을 150℃로 10분간 건조하였다.
표면 회로가 도포된 세라믹 다층 기판을 850℃로 15분간에 걸쳐 소성하는 것으로 세라믹 회로판이 얻어졌다.
(비교예 1)
상기 실시예에 있어서, 제 1 도체 페이스트를 이용하지 않고, 제 2 도체 페이스트만을 사용하였다. 그 외의 공정은 실시예 1과 마찬가지로 하여, 세라믹 회로판을 얻었다.
[성능 평가]
실시예 1 및 비교예 1의 세라믹 회로판에 대하여, 외관 및 전기적 성능을 평가하였다. 그 결과를 표 1에 나타낸다. 평가 항목 중, 외관 불량은 비아 홀 주변에 튀김 현상이 생기는지 여부를 관찰하였다. 도통 불량은 비아 홀에 충전된 도체에 대하여 통상의 도통 검사를 행하였다. 모두 비아 홀 1000개당 불량수를 나타낸다.
표 1로부터 본 발명의 실시예에서는 제 1 도체 페이스트와 제 2 도체 페이스트를 조합시켜 사용하는 것에 의해, 외관 불량 및 도통 불량이 급격히 감소하는 것이 확인되었다.
상기한 바와 같이, 본 발명에 따른 세라믹 회로판의 제조 방법은 도체 충전 비아 홀에 생기는 오목부를 제 1 도체 페이스트의 도포에 의해 매립하고 나서 표면 회로로 되는 제 2 도체 페이스트를 인쇄하는 것에 있다. 이 때문에, 표면 회로와 비아 홀 내의 도체의 도통성이 양호하고, 비아 홀 주변에 있어서의 표면 회로의 정밀도도 높은 것으로 된다. 그 결과, 본 발명에 의하면, 회로 정밀도가 높게 회로의 신뢰 성능에도 우수한 세라믹 회로판을 생산성 양호하게 제공할 수 있다.
Claims (8)
- 세라믹 기판의 도체가 충전된 비아 홀부에 제 1 도체 페이스트를 도포하는 공정과,상기 제 1 도체 페이스트 상에, 표면 회로를 형성하기 위한 제 2 도체 페이스트를 인쇄하여 표면 회로를 형성하는 공정을 포함하되,상기 제 1 도체 페이스트의 점도는 상기 제 2 도체 페이스트의 점도보다도 낮은 것을 특징으로 하는 세라믹 회로판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도체 페이스트의 점도가 50~100Pa·s인 세라믹 회로판의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 도체 페이스트의 점도가 상기 제 2 도체 페이스트의 점도의 10~70%인 세라믹 회로판의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 도체 페이스트 도포 직경이 상기 비아 홀의 구경에 대하여 0.8~3.0배인 세라믹 회로판의 제조 방법.
- 제 4 항에 있어서,상기 비아 홀의 구경이 0.1~0.3㎜인 세라믹 회로판의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 도체 페이스트를 구성하는 도체의 조성이, 상기 제 2 도체 페이스트를 구성하는 도체의 조성과 다른 것을 특징으로 하는 세라믹 회로판의 제조 방법.
- 회로를 구성하는 도체가,비아 홀에 매립된 제 1 도체와,상기 비아 홀에 매립된 도체를 덮는 제 2 도체와,상기 제 2 도체를 덮는 제 3 도체로 구성되되,적어도 상기 제 1 도체와, 상기 제 2 도체의 도체 조성이 다른 것을 특징으로 하는 세라믹 회로판.
- 제 7 항에 있어서,상기 제 2 도체와 상기 제 3 도체의 도체 조성이 다른 것을 특징으로 하는 세라믹 회로판.
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