JPH01177662A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH01177662A JPH01177662A JP63001858A JP185888A JPH01177662A JP H01177662 A JPH01177662 A JP H01177662A JP 63001858 A JP63001858 A JP 63001858A JP 185888 A JP185888 A JP 185888A JP H01177662 A JPH01177662 A JP H01177662A
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- JP
- Japan
- Prior art keywords
- data
- address
- bank
- read
- access unit
- Prior art date
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- 239000011159 matrix material Substances 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特に情報処理装置の記憶装置
に関する。
に関する。
し従来の技術〕
従来の記憶装置には、ブロック転送を行える記憶装置と
、インタリーフ転送を行える記憶装置とがある。
、インタリーフ転送を行える記憶装置とがある。
第４図はブロック転送が行える従来の記憶装置の一例を
示すブロック図である。
示すブロック図である。
第４図において、起動回路４１は、読出しが書込みかを
指示するコマンド並びにそのコマンド用のアドレスおよ
びデータ長を指定するアクセス要求信号Ｒ４１を受けて
、指定されたバンクのアクセス動作を起動する起動要求
信号を出力する。
指示するコマンド並びにそのコマンド用のアドレスおよ
びデータ長を指定するアクセス要求信号Ｒ４１を受けて
、指定されたバンクのアクセス動作を起動する起動要求
信号を出力する。
また、アドレス発生回路４２は、起動回路４１からの起
動要求信号を受けて、指定されたアドレスから順々に、
指定されたデータ長の最後のア１〜レスに至るまて、デ
ータアクセス単位であるワー１〜ごとにそれぞれのアｌ
〜レスを選択する信号を発生して、それらを４個のデー
タアクセス単位行ことのアドレス選択信号Ａ４．Ｏ，Ａ
４１ 、Ａ４２゜Ａ４Ｂとして振分けて出力する。
動要求信号を受けて、指定されたアドレスから順々に、
指定されたデータ長の最後のア１〜レスに至るまて、デ
ータアクセス単位であるワー１〜ごとにそれぞれのアｌ
〜レスを選択する信号を発生して、それらを４個のデー
タアクセス単位行ことのアドレス選択信号Ａ４．Ｏ，Ａ
４１ 、Ａ４２゜Ａ４Ｂとして振分けて出力する。
第５図はブロック転送が行える従来の記憶装置の動作を
示すタイミング図である。
示すタイミング図である。
第５図において、クロックに同期して、アドレス発生回
路４２のアドレス選択信号Ａ４０゜Ａ４１．Ａ４２．Ａ
４３が、それぞれのデータアクセス単位行ごとにワード
アドレスｉの位置を指定して、続いて記憶素子行列４３
に送られる。
路４２のアドレス選択信号Ａ４０゜Ａ４１．Ａ４２．Ａ
４３が、それぞれのデータアクセス単位行ごとにワード
アドレスｉの位置を指定して、続いて記憶素子行列４３
に送られる。
一方、記憶素子行列４３は、４個のデータアクセス単位
行にそれぞれＮ個のワードを有しているので、アドレス
発生回路４２のアドレス選択信号Ａ４０．Ａ４１．Ａ４
２．Ａ４Ｂと書込みのときには書込みデータＷ４１とを
受けて、それぞれ順々に指定のワードを選択し、選択さ
れたワードにコマンドで指示された読出しまたは書込み
のアクセス動作を実行することにより、指示されたデー
タ長のブロック転送を行うことができる。
行にそれぞれＮ個のワードを有しているので、アドレス
発生回路４２のアドレス選択信号Ａ４０．Ａ４１．Ａ４
２．Ａ４Ｂと書込みのときには書込みデータＷ４１とを
受けて、それぞれ順々に指定のワードを選択し、選択さ
れたワードにコマンドで指示された読出しまたは書込み
のアクセス動作を実行することにより、指示されたデー
タ長のブロック転送を行うことができる。
読出しのときには読出し選択回路４４は、記憶素子行列
４３からワードごとに順々に、４個のデータアクセス単
位行のそれぞれに読出された読出しデータＤ４０．Ｄ４
１．Ｄ４２．Ｄ４３を、アドレス発生回路４２のアドレ
ス選択信号Ａ４０．Ａ４］、、Ａ４２．Ａ４Ｂで選択し
て受取り、それらを合わせて総合読出しデータＤ４４と
して出力する。
４３からワードごとに順々に、４個のデータアクセス単
位行のそれぞれに読出された読出しデータＤ４０．Ｄ４
１．Ｄ４２．Ｄ４３を、アドレス発生回路４２のアドレ
ス選択信号Ａ４０．Ａ４］、、Ａ４２．Ａ４Ｂで選択し
て受取り、それらを合わせて総合読出しデータＤ４４と
して出力する。
第４図の各データアクセス単位行のワードアドレスｉの
位置のデータｂｌ 、 ｔ）＋＋１ 、 ｂ＋＋２＋１
３が、第５図に示すように、それぞれ読出しデータＤ４
０．Ｄ４１．Ｄ４２．Ｄ４３に読出され、これらを合わ
せた総合読出しデータＤ４４の出力のデータｂ ＋ ｂ
Ｉ＋１ｂ ＋＋２ ｂ Ｉ＋ｓとなる。
位置のデータｂｌ 、 ｔ）＋＋１ 、 ｂ＋＋２＋１
３が、第５図に示すように、それぞれ読出しデータＤ４
０．Ｄ４１．Ｄ４２．Ｄ４３に読出され、これらを合わ
せた総合読出しデータＤ４４の出力のデータｂ ＋ ｂ
Ｉ＋１ｂ ＋＋２ ｂ Ｉ＋ｓとなる。
しかし、第４図に示す従来の記憶装置は、１個の起動回
路および１個のアドレス発生回路から、−５゛譬 １ 同時には１個のワードのアドレス選択しかできないので
、並行して複数個のデータアクセス単位のアドレス選択
を必要とするインタリーフ転送を行うことかできない。
路および１個のアドレス発生回路から、−５゛譬 １ 同時には１個のワードのアドレス選択しかできないので
、並行して複数個のデータアクセス単位のアドレス選択
を必要とするインタリーフ転送を行うことかできない。
また、インクリーフ転送を行える従来の記憶装置の一例
は、第４図において、データアクセス単位行ごとに、そ
れぞれ別個の起動回路およびアドレス発生回路を設けて
、４個のデータアクセス単位行を独立に並行してアドレ
ス選択できるようにした記憶装置である。
は、第４図において、データアクセス単位行ごとに、そ
れぞれ別個の起動回路およびアドレス発生回路を設けて
、４個のデータアクセス単位行を独立に並行してアドレ
ス選択できるようにした記憶装置である。
この記憶装置は、所定の短い時間間隔で並行して４個ま
でのデータアクセス単位行にそれぞれ有するワードにア
ドレス選択を行えば、その４個までのワードに関するイ
ンタリーフ転送を行うことかできる。
でのデータアクセス単位行にそれぞれ有するワードにア
ドレス選択を行えば、その４個までのワードに関するイ
ンタリーフ転送を行うことかできる。
しかし、この場合には、アドレスが連続する次のワード
が異なるアドレス発生回路からアドレス選択されること
となるので、１個のアドレス発生回路から順々に連続す
るアドレスを選択することができないため、連続アドレ
スの継続した選択が＝６− 必要であるブロック転送は実行できないこととなる。
が異なるアドレス発生回路からアドレス選択されること
となるので、１個のアドレス発生回路から順々に連続す
るアドレスを選択することができないため、連続アドレ
スの継続した選択が＝６− 必要であるブロック転送は実行できないこととなる。
上述したブロック転送が行える従来の記憶装置は、連続
していないアドレスを有する多くのデータのアクセスを
行う場合に、同時には１個のデータアクセス単位のアド
レス選択しかできないので、一つ一つのアクセスサイク
ルが終了しないと次のアクセス動作が開始できず、処理
速度が著しく低下するという問題点がある。
していないアドレスを有する多くのデータのアクセスを
行う場合に、同時には１個のデータアクセス単位のアド
レス選択しかできないので、一つ一つのアクセスサイク
ルが終了しないと次のアクセス動作が開始できず、処理
速度が著しく低下するという問題点がある。
一方、上述したインタリーフ転送を行える従来の記憶装
置は、連続するアドレスを有するデータのアクセスを行
う場合にも、連続していないアドレスを有するデータと
同様に、一つ一つ個別にアドレスを発生させてアクセス
動作を行わねばならず、連続するアドレスが多いデータ
に関するアクセスを行う場合に、やはり処理速度が低下
するという問題点がある。
置は、連続するアドレスを有するデータのアクセスを行
う場合にも、連続していないアドレスを有するデータと
同様に、一つ一つ個別にアドレスを発生させてアクセス
動作を行わねばならず、連続するアドレスが多いデータ
に関するアクセスを行う場合に、やはり処理速度が低下
するという問題点がある。
本発明の目的は、ブロック転送が行えて、しがもインタ
リーフ転送を行える記憶装置を提供することである。
リーフ転送を行える記憶装置を提供することである。
本発明の記憶装置は、
（Ａ＞読出しか書込みかを指示するコマンド並びにその
コマンド用のバンク、アドレスおよびデータ長を指定す
るアクセス要求信号を受けて、指定されたバンクのアク
セス動作を起動する起動要求信号を出力するとともに、
指定されたアドレスおよびデータ長が次のバンクにまで
またがるときには、所定の時間間隔で次のバンクのため
の読出しか書込みかを指示するコマンド並びにそのコマ
ンド用の次のバンク、続くアドレスおよび残りのデータ
長を指定したアクセス要求信号を送出するバンクごとに
設けた並行に動作できる起動回路、（Ｂ）前記起動回路
からの起動要求信号を受けて、指定されたバンク内で指
定されたアドレスから順々に、そのバンクの境界のアド
レスまたは指定されたデータ長の最後のアドレスに至る
まで、データアクセス単位ごとにアドレス選択信号を発
生するバンクごとのアドレス発生回路、 （Ｃ）Ｌ個のバンクごとにそれぞれＭ個を有するデータ
アクセス単位行にそれぞれＮ個のデータアクセス単位を
有するとともに、前記アドレス発生回路のアドレス選択
信号と書込みのときには書込みデータとを受けて、順々
にデータアクセス単位を選択し、選択されたデータアク
セス単位にコマンドで指示された読出しまたは書込みの
アクセス動作を実行することにより、与えられるコマン
ドに従ってブロック転送またはインタリーブ転送を行う
記憶素子行列、 （Ｄ＞前記記憶素子行列からデータアクセス単位ごとに
順々に、Ｌ個のバンクごとにそれぞれＭ個を有するデー
タアクセス単位行のそれぞれに読出された読出しデータ
を、前記アドレス発生回路のアドレス選択信号で選択し
て受取り、それらを合わせて総合読出しデータとして出
力する読出し選択回路、 一つ− を備えて構成されている。
コマンド用のバンク、アドレスおよびデータ長を指定す
るアクセス要求信号を受けて、指定されたバンクのアク
セス動作を起動する起動要求信号を出力するとともに、
指定されたアドレスおよびデータ長が次のバンクにまで
またがるときには、所定の時間間隔で次のバンクのため
の読出しか書込みかを指示するコマンド並びにそのコマ
ンド用の次のバンク、続くアドレスおよび残りのデータ
長を指定したアクセス要求信号を送出するバンクごとに
設けた並行に動作できる起動回路、（Ｂ）前記起動回路
からの起動要求信号を受けて、指定されたバンク内で指
定されたアドレスから順々に、そのバンクの境界のアド
レスまたは指定されたデータ長の最後のアドレスに至る
まで、データアクセス単位ごとにアドレス選択信号を発
生するバンクごとのアドレス発生回路、 （Ｃ）Ｌ個のバンクごとにそれぞれＭ個を有するデータ
アクセス単位行にそれぞれＮ個のデータアクセス単位を
有するとともに、前記アドレス発生回路のアドレス選択
信号と書込みのときには書込みデータとを受けて、順々
にデータアクセス単位を選択し、選択されたデータアク
セス単位にコマンドで指示された読出しまたは書込みの
アクセス動作を実行することにより、与えられるコマン
ドに従ってブロック転送またはインタリーブ転送を行う
記憶素子行列、 （Ｄ＞前記記憶素子行列からデータアクセス単位ごとに
順々に、Ｌ個のバンクごとにそれぞれＭ個を有するデー
タアクセス単位行のそれぞれに読出された読出しデータ
を、前記アドレス発生回路のアドレス選択信号で選択し
て受取り、それらを合わせて総合読出しデータとして出
力する読出し選択回路、 一つ− を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の記憶装置の一実施例を示すブロック図
である。
である。
第１図において、バンク０．バンク１にそれぞれ設けた
並行に動作できる起動回路１−０゜１−１は、読出しか
書込みかを指示するコマンド並びにそのコマンド用のバ
ンク、アドレスおよびデータ長を指定するアクセス要求
信号Ｒ１を受けて、指定されたバンクＯまたはバンク１
のアクセス動作を起動する起動要求信号ＳＯ，Ｓｌを出
力するとともに、指定されたアドレスおよびデータ長が
次のバンク１またはバンクＯにまでまたがるときには、
所定の時間間隔で次のバンク１またはバンク０のための
読出しか書込みかを指示するコマンド並びにそのコマン
ド用の次のバンク、続くアドレスおよび残りのデータ長
を指定したアクセス要求信号Ｒ２，Ｒ３を送出する。
並行に動作できる起動回路１−０゜１−１は、読出しか
書込みかを指示するコマンド並びにそのコマンド用のバ
ンク、アドレスおよびデータ長を指定するアクセス要求
信号Ｒ１を受けて、指定されたバンクＯまたはバンク１
のアクセス動作を起動する起動要求信号ＳＯ，Ｓｌを出
力するとともに、指定されたアドレスおよびデータ長が
次のバンク１またはバンクＯにまでまたがるときには、
所定の時間間隔で次のバンク１またはバンク０のための
読出しか書込みかを指示するコマンド並びにそのコマン
ド用の次のバンク、続くアドレスおよび残りのデータ長
を指定したアクセス要求信号Ｒ２，Ｒ３を送出する。
また、バンクＯ，バンク１ごとのアドレス発生回路２−
０．２−１は、起動回路１−０．１〜１からの起動要求
信号ＳＯ，ＳＬを受けて、指定されたバンク内で指定さ
れたアドレスから順々に、そのバンクの境界のアドレス
または指定されたデータ長の最後のアドレスに至るまで
、データアクセス単位であるワードごとにそれぞれのア
トしスを選択する信号を発生して、それらを４個のデー
タアクセス単位行ごとのアドレス選択信号ＡＯ，Ａｌ、
Ａ２．Ａ３としてそれぞれ振分けて出力する。
０．２−１は、起動回路１−０．１〜１からの起動要求
信号ＳＯ，ＳＬを受けて、指定されたバンク内で指定さ
れたアドレスから順々に、そのバンクの境界のアドレス
または指定されたデータ長の最後のアドレスに至るまで
、データアクセス単位であるワードごとにそれぞれのア
トしスを選択する信号を発生して、それらを４個のデー
タアクセス単位行ごとのアドレス選択信号ＡＯ，Ａｌ、
Ａ２．Ａ３としてそれぞれ振分けて出力する。
第２図は本実施例の記憶装置におけるブロック転送の動
作を示すタイミング図である。また、第３図は本実施例
の記憶装置におけるインタリーブ転送の動作を示すタイ
ミング図である。
作を示すタイミング図である。また、第３図は本実施例
の記憶装置におけるインタリーブ転送の動作を示すタイ
ミング図である。
第２図および第３図において、クロックに同期して、ア
ドレス発生回路２−０のアドレス選択信号ＡＯ，Ａｌが
、それぞれのデータアクセス単位行ごとにワードアドレ
スｉの位置を指定して、続いて記憶素子行列３に送られ
る。
ドレス発生回路２−０のアドレス選択信号ＡＯ，Ａｌが
、それぞれのデータアクセス単位行ごとにワードアドレ
スｉの位置を指定して、続いて記憶素子行列３に送られ
る。
続いて、第２図では、アドレス発生回路２−１のアクセ
ス要求信号Ａ２．Ａ３か、それぞれのデータアクセス単
位行ごとにワードアドレスｉの位置を指定して、続いて
記憶素子行列３に送られる場合を示しているが、第３図
では、アドレス発生回路２−１のアドレス選択信号Ａ２
．Ａ３が、それぞれのデータアクセス単位行ことにワー
ドアドレスｊの位置を指定して、続いて記憶素子行列３
に送られる場合を示している。
ス要求信号Ａ２．Ａ３か、それぞれのデータアクセス単
位行ごとにワードアドレスｉの位置を指定して、続いて
記憶素子行列３に送られる場合を示しているが、第３図
では、アドレス発生回路２−１のアドレス選択信号Ａ２
．Ａ３が、それぞれのデータアクセス単位行ことにワー
ドアドレスｊの位置を指定して、続いて記憶素子行列３
に送られる場合を示している。
一方、記憶素子行列３は、Ｌか２．Ｍか２であり、２個
のバンクごとにそれぞれ２個のデータアクセス単位行に
それぞれＮ個のデータアクセス単位を有するとともに、
アドレス発生回路２−０゜２−１のアドレス選択信号Ａ
Ｏ，Ａｌ、Ａ２゜八３と書込みのときには書込みデータ
Ｗ１とを受けて、順々にワードを選択し、選択されたワ
ードにコマンドで指示された読出しまたは書込みのアク
セス動作を実行することにより、与えられるコマンドに
従ってブロック転送またはインタリーブ転送を行うこと
ができる。
のバンクごとにそれぞれ２個のデータアクセス単位行に
それぞれＮ個のデータアクセス単位を有するとともに、
アドレス発生回路２−０゜２−１のアドレス選択信号Ａ
Ｏ，Ａｌ、Ａ２゜八３と書込みのときには書込みデータ
Ｗ１とを受けて、順々にワードを選択し、選択されたワ
ードにコマンドで指示された読出しまたは書込みのアク
セス動作を実行することにより、与えられるコマンドに
従ってブロック転送またはインタリーブ転送を行うこと
ができる。
読出しのときには読出し選択回路４は、記憶素子行列３
からワードごとに順々に、２個のバンクごとにそれぞれ
２個を有するデータアクセス単位行のそれぞれに読出さ
れた読出しデータＤＯ１ＤＩ、Ｄ２．Ｄ３を、アドレス
発生回路２−０゜２−１のアドレス選択信号ＡＯ，Ａｌ
、Ａ２゜Ａ３で選択して受取り、それらを合わせて総合
読出しデータＤ４として出力する。
からワードごとに順々に、２個のバンクごとにそれぞれ
２個を有するデータアクセス単位行のそれぞれに読出さ
れた読出しデータＤＯ１ＤＩ、Ｄ２．Ｄ３を、アドレス
発生回路２−０゜２−１のアドレス選択信号ＡＯ，Ａｌ
、Ａ２゜Ａ３で選択して受取り、それらを合わせて総合
読出しデータＤ４として出力する。
第２図では、第１図の各データアクセス単位行のワード
アドレスｉの位置にあるデータｂｉ。
アドレスｉの位置にあるデータｂｉ。
ｂ ＋＋＋ ＋ ｂ １４２ 、 ｂ ＋＋３が、それ
ぞれ読出しデータＤｏ、Ｄｉ、Ｄ２．Ｄ３に読出され、
これらを合わせた総合読出しデータＤ４の出力のデータ
ｂ Ｉｂ ＋＋１ ｂ ＋＋２ ｂ ｌ＋３となる。
ぞれ読出しデータＤｏ、Ｄｉ、Ｄ２．Ｄ３に読出され、
これらを合わせた総合読出しデータＤ４の出力のデータ
ｂ Ｉｂ ＋＋１ ｂ ＋＋２ ｂ ｌ＋３となる。
一方、第３図では、第１図のバンク０にある各データア
クセス単位行のワードアドレスｉの位置にあるデータｂ
ｌ ＋ ｂ ｌ＋１が、それぞれ読出しデータＤｏ、
ＤＩに読出され、バンク１にある各データアクセス単位
行のワードアドレスｊの位置にあるデータｂＪ ＋ ｂ
Ｊ＋１が、それぞれ読出しデータＤ２．Ｄ３に読出さ
れて、これらを合わせた総合読出しデータＤ４の出力の
データｂ Ｉｂ ＋＋） ｂ ｉ ｂ Ｊ＋ｒ となる
。
クセス単位行のワードアドレスｉの位置にあるデータｂ
ｌ ＋ ｂ ｌ＋１が、それぞれ読出しデータＤｏ、
ＤＩに読出され、バンク１にある各データアクセス単位
行のワードアドレスｊの位置にあるデータｂＪ ＋ ｂ
Ｊ＋１が、それぞれ読出しデータＤ２．Ｄ３に読出さ
れて、これらを合わせた総合読出しデータＤ４の出力の
データｂ Ｉｂ ＋＋） ｂ ｉ ｂ Ｊ＋ｒ となる
。
以上のべたように、本実施例の記憶装置は、アクセス要
求信号の内容により、ブロック転送を行うことも、イン
タリーブ転送を行うこともできる。
求信号の内容により、ブロック転送を行うことも、イン
タリーブ転送を行うこともできる。
以上説明したように、本発明の記憶装置は、ブロック転
送が行えて、しかもインタリーブ転送を行えるので、連
続するアドレスを有するデータも、連続していないアド
レスを有するデータも高い処理速度で動作することがて
きるという効果を有している。
送が行えて、しかもインタリーブ転送を行えるので、連
続するアドレスを有するデータも、連続していないアド
レスを有するデータも高い処理速度で動作することがて
きるという効果を有している。
第１図は本発明の記憶装置の一実施例を示すブロック図
、第２図は本実施例の記憶装置におけるブロック転送の
動作を示すタイミング図、第３図は本実施例の記憶装置
におけるインタリーブ転送ゝ−１４− の動作を示すタイミング図、第４図はブロック転送が行
える従来の記憶装置の一例を示すブロック図、第５図は
ブロック転送が行える従来の記憶装置の動作を示すタイ
ミング図である。 １−０．１−１・・・・・・起動回路、２−０．２−１
・・アドレス発生回路、３・・・・・記憶素子行列、４
・・・・読出し選択回路、４１・・・・・・起動回路、
４２・・・・・アドレス発生回路、４３・・・・・記憶
素子行列、４４・・・・読出し選択回路、ＡＯ，ＡＩ、
Ａ２゜Ａ３．Ａ４０．Ａ４１．Ａ４２．Ａ４３・・・・
・アＩ・レス選択信号、Ｄｏ、ＤＩ、Ｄ２．Ｄ３゜Ｄ４
０．Ｄ４１．Ｄ４２．Ｄ４３・・・・・・読出しデータ
、Ｄ４．Ｄ４４・・・・・・総合読出しデータ、Ｒ１゜
Ｒ２，Ｒ３，Ｒ４１・・・・・アクセス要求信号、Ｓｏ
、Ｓｌ・・・・・・起動要求信号、Ｗｌ、Ｗ４１・・・
・書込みデータ。
、第２図は本実施例の記憶装置におけるブロック転送の
動作を示すタイミング図、第３図は本実施例の記憶装置
におけるインタリーブ転送ゝ−１４− の動作を示すタイミング図、第４図はブロック転送が行
える従来の記憶装置の一例を示すブロック図、第５図は
ブロック転送が行える従来の記憶装置の動作を示すタイ
ミング図である。 １−０．１−１・・・・・・起動回路、２−０．２−１
・・アドレス発生回路、３・・・・・記憶素子行列、４
・・・・読出し選択回路、４１・・・・・・起動回路、
４２・・・・・アドレス発生回路、４３・・・・・記憶
素子行列、４４・・・・読出し選択回路、ＡＯ，ＡＩ、
Ａ２゜Ａ３．Ａ４０．Ａ４１．Ａ４２．Ａ４３・・・・
・アＩ・レス選択信号、Ｄｏ、ＤＩ、Ｄ２．Ｄ３゜Ｄ４
０．Ｄ４１．Ｄ４２．Ｄ４３・・・・・・読出しデータ
、Ｄ４．Ｄ４４・・・・・・総合読出しデータ、Ｒ１゜
Ｒ２，Ｒ３，Ｒ４１・・・・・アクセス要求信号、Ｓｏ
、Ｓｌ・・・・・・起動要求信号、Ｗｌ、Ｗ４１・・・
・書込みデータ。
Claims (1)
- 【特許請求の範囲】 （Ａ）読出しか書込みかを指示するコマンド並びにその
コマンド用のバンク、アドレスおよびデータ長を指定す
るアクセス要求信号を受けて、指定されたバンクのアク
セス動作を起動する起動要求信号を出力するとともに、
指定されたアドレスおよびデータ長が次のバンクにまで
またがるときには、所定の時間間隔で次のバンクのため
の読出しか書込みかを指示するコマンド並びにそのコマ
ンド用の次のバンク、続くアドレスおよび残りのデータ
長を指定したアクセス要求信号を送出するバンクごとに
設けた並行に動作できる起動回路、 （Ｂ）前記起動回路からの起動要求信号を受けて、指定
されたバンク内で指定されたアドレスから順々に、その
バンクの境界のアドレスまたは指定されたデータ長の最
後のアドレスに至るまで、データアクセス単位ごとにア
ドレス選択信号を発生するバンクごとのアドレス発生回
路、 （Ｃ）Ｌ個のバンクごとにそれぞれＭ個を有するデータ
アクセス単位行にそれぞれＮ個のデータアクセス単位を
有するとともに、前記アドレス発生回路のアドレス選択
信号と書込みのときには書込みデータとを受けて、順々
に データアクセス単位を選択し、選択された データアクセス単位にコマンドで指示された読出しまた
は書込みのアクセス動作を実行することにより、与えら
れるコマンドに従ってブロック転送またはインタリーフ
転送を行う記憶素子行列、 （Ｄ）前記記憶素子行列からデータアクセス単位ごとに
順々に、Ｌ個のバンクごとにそれぞれＭ個を有するデー
タアクセス単位行のそれぞれに読出された読出しデータ
を、前記アドレス発生回路のアドレス選択信号で選択し
て受取り、それらを合わせて総合読出しデータとして出
力する読出し選択回路、 を備えることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001858A JP2689452B2 (ja) | 1988-01-08 | 1988-01-08 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001858A JP2689452B2 (ja) | 1988-01-08 | 1988-01-08 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01177662A true JPH01177662A (ja) | 1989-07-13 |
| JP2689452B2 JP2689452B2 (ja) | 1997-12-10 |
Family
ID=11513244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001858A Expired - Lifetime JP2689452B2 (ja) | 1988-01-08 | 1988-01-08 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689452B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242452A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | 記憶装置およびその制御回路 |
| WO2011145270A1 (ja) | 2010-05-21 | 2011-11-24 | 株式会社ミヤナガ | ドリルビット |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4643729B2 (ja) | 2009-07-09 | 2011-03-02 | 株式会社東芝 | インタリーブ制御装置、インタリーブ制御方法及びメモリシステム |
-
1988
- 1988-01-08 JP JP63001858A patent/JP2689452B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242452A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | 記憶装置およびその制御回路 |
| WO2011145270A1 (ja) | 2010-05-21 | 2011-11-24 | 株式会社ミヤナガ | ドリルビット |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689452B2 (ja) | 1997-12-10 |
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