JPH01166571A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01166571A JPH01166571A JP62323994A JP32399487A JPH01166571A JP H01166571 A JPH01166571 A JP H01166571A JP 62323994 A JP62323994 A JP 62323994A JP 32399487 A JP32399487 A JP 32399487A JP H01166571 A JPH01166571 A JP H01166571A
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- Japan
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- semiconductor layer
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体ＦＥＴに関し、特に１つの基板上
にデプレッション型ＦＥＴとエンハンスメント型ＦＥＴ
の両方が存在する化合物半導体ＩＣに関する。
にデプレッション型ＦＥＴとエンハンスメント型ＦＥＴ
の両方が存在する化合物半導体ＩＣに関する。
化合物半導体ＩＣ１特にＭＥＳ型ＦＥＴを用いるＧａＡ
ｓＦＲＴにおいて、ＦＥＴのゲート耐圧確保が重要な課
題であり、この点に関し、従来、アイ・イー・イー・イ
ー、トランザクション、インターナショナル エレクト
ロン デバイス ミーティング ８６．２ （１９８６
年）第７５９頁がら第７６２頁（ＩＥＥＥ、 Ｔｒａｎ
ｓ、 ＩＥＤＭ８６ ２ （１９８６）ＰＰ７５９−７
６２）において論じられている様に、Ｎ型能動層とゲー
トｆｆ電極の間に、キャリアがドーピングされていない
（アンドープ）ＡＱＧａＡｓを設ける構造がとられてい
る。この構造では、キャリア濃度が高い能動層とゲート
電極が直接接触するのを防げるため、ゲート耐圧を高め
ることが可能である。一方、同一基板上で、デプレッシ
ョン型ＦＥＴとエンハンスメント型ＦＥＴの作り分けに
ついては、 Ａ Ｑ ＧａＡｓを選択エッチのストッパ
とする方法が、特開昭６１−２４２６５．特開昭６０−
２３１３６８で論じられている。
ｓＦＲＴにおいて、ＦＥＴのゲート耐圧確保が重要な課
題であり、この点に関し、従来、アイ・イー・イー・イ
ー、トランザクション、インターナショナル エレクト
ロン デバイス ミーティング ８６．２ （１９８６
年）第７５９頁がら第７６２頁（ＩＥＥＥ、 Ｔｒａｎ
ｓ、 ＩＥＤＭ８６ ２ （１９８６）ＰＰ７５９−７
６２）において論じられている様に、Ｎ型能動層とゲー
トｆｆ電極の間に、キャリアがドーピングされていない
（アンドープ）ＡＱＧａＡｓを設ける構造がとられてい
る。この構造では、キャリア濃度が高い能動層とゲート
電極が直接接触するのを防げるため、ゲート耐圧を高め
ることが可能である。一方、同一基板上で、デプレッシ
ョン型ＦＥＴとエンハンスメント型ＦＥＴの作り分けに
ついては、 Ａ Ｑ ＧａＡｓを選択エッチのストッパ
とする方法が、特開昭６１−２４２６５．特開昭６０−
２３１３６８で論じられている。
ＧａＡｓＴＣでは、同一の基板上にデプレッション型Ｆ
ＥＴ （ＤＦＥＴ）とエンハンスメント型Ｆ Ｅ Ｔ（
ＥＦＥＴ）の両方を形成することが回路構成上必要であ
る。上記第１の従来技術はこの点に関し配慮がされてお
らず、ＤＦＥＴとＥＦＥＴの作り分けはアンドープＡ
Ｑ ＧａＡｓの厚み制御によらなければならないという
問題があった。この厚み制御は、ＤＦＥＴの場合はＡ
Ｑ ＧａＡｓを厚く、ＥＦＥ’Ｔの場合は薄くするので
あるが、エピタキシャル成長によりＤＦＥＴ部を厚くす
る、あるいはエツチングによりＥＦＥＴ部を薄くするの
いずれの方法においても、基板面内での膜厚均一性を確
保するのが極めて困難である。一方、上記第２．第３の
従来技術を第１の従来技術に組み合わせて、ゲート耐圧
を高く保ち、かつＤＦＥＴとＥＦＥＴを作り分けること
が可能である。しかし、上記従来でハＤ Ｆ Ｅ Ｔと
ＥＦＥＴの作り分けのためだけに。
ＥＴ （ＤＦＥＴ）とエンハンスメント型Ｆ Ｅ Ｔ（
ＥＦＥＴ）の両方を形成することが回路構成上必要であ
る。上記第１の従来技術はこの点に関し配慮がされてお
らず、ＤＦＥＴとＥＦＥＴの作り分けはアンドープＡ
Ｑ ＧａＡｓの厚み制御によらなければならないという
問題があった。この厚み制御は、ＤＦＥＴの場合はＡ
Ｑ ＧａＡｓを厚く、ＥＦＥ’Ｔの場合は薄くするので
あるが、エピタキシャル成長によりＤＦＥＴ部を厚くす
る、あるいはエツチングによりＥＦＥＴ部を薄くするの
いずれの方法においても、基板面内での膜厚均一性を確
保するのが極めて困難である。一方、上記第２．第３の
従来技術を第１の従来技術に組み合わせて、ゲート耐圧
を高く保ち、かつＤＦＥＴとＥＦＥＴを作り分けること
が可能である。しかし、上記従来でハＤ Ｆ Ｅ Ｔと
ＥＦＥＴの作り分けのためだけに。
少なくとも２ＰＰＩのエピタキシャル成長と、少なくと
も２回のエツチングを要する。このため、工程が複雑に
なり、ＦＥＴＬきい値の面内均一性に悪影響を及ぼすと
いう問題があった。
も２回のエツチングを要する。このため、工程が複雑に
なり、ＦＥＴＬきい値の面内均一性に悪影響を及ぼすと
いう問題があった。
本発明の目的は、１つの基板上に、ゲート耐圧が高く、
かつしきい値の制御性の良いｒ）ＦＥＴとＥＦＥＴを実
現することにある。
かつしきい値の制御性の良いｒ）ＦＥＴとＥＦＥＴを実
現することにある。
上記目的は、Ｆ’ Ｅ Ｔの能動層とゲート電極の間に
、キャリア感度が低く、かつ選択エツチングのストッパ
層となる第１の半導体層を設け、また、ＤＦＥＴにおい
ては上記半導体層とゲート電極の間に、上記半導体層と
組成の異なる第２の半導体層、具体的には、第１の半導
体層がＧａＡｓならばＡ Ｑ ｘ Ｇ ａ １−ｘ Ａ
Ｓ、第１の半導体層が混晶化Ｘ〈０．４のＡｆｌｘＧ
ａｘ−ｘＡｓならばｘ＞０．４５のＡ Ｑ ｘＧ ａ
１−ＸＡ Ｓを設けることにより達成される。
、キャリア感度が低く、かつ選択エツチングのストッパ
層となる第１の半導体層を設け、また、ＤＦＥＴにおい
ては上記半導体層とゲート電極の間に、上記半導体層と
組成の異なる第２の半導体層、具体的には、第１の半導
体層がＧａＡｓならばＡ Ｑ ｘ Ｇ ａ １−ｘ Ａ
Ｓ、第１の半導体層が混晶化Ｘ〈０．４のＡｆｌｘＧ
ａｘ−ｘＡｓならばｘ＞０．４５のＡ Ｑ ｘＧ ａ
１−ＸＡ Ｓを設けることにより達成される。
上記第１の半導体層はキャリア濃度の高い能動層とゲー
ト電極が直接接触するのを防ぎ、このためゲート耐圧を
高くする作用がある。また、この第１層は、その上にく
る第２層のエツチングのストッパ層となる。そのため、
ＥＦＥＴ部分において第２層を選択的にエツチングする
ことができ。
ト電極が直接接触するのを防ぎ、このためゲート耐圧を
高くする作用がある。また、この第１層は、その上にく
る第２層のエツチングのストッパ層となる。そのため、
ＥＦＥＴ部分において第２層を選択的にエツチングする
ことができ。
厳密なエツチングレートの制御無しにＤＦＥＴとＥＦＥ
Ｔを作り分けることができる。
Ｔを作り分けることができる。
以下、本発明の一実施例を説明する。第１図は本発明に
よる一実施例の断面構造を示す。半絶縁性Ｇ ａ Ａ
ｓ基板１０１の上に、同じ＜ＧａＡｓからなる能動層１
０２があり、その上に混晶比Ｘ〈０．４のＡｌｘＧａｔ
−ｘＡｓＷＪ１０３がある。さらにＤＦＥＴ部において
は１０３の上に混晶化Ｘ〉０．４のＡ Ｑ ＸＧ ａ
５−ｘＡ ８層１０４がある。１０６はソース・ドレイ
ン電極、１０７はゲート電極である。１０５はソース・
ドレイン領域の抵抗およびソース・ドレイン電極の接触
抵抗を低減するために選択エピタキシャル成長させたＧ
ａＡｓである。また、１０８はＤＦＥＴとＥＦＥＴを分
離するために、エツチングにより形成した溝である。
よる一実施例の断面構造を示す。半絶縁性Ｇ ａ Ａ
ｓ基板１０１の上に、同じ＜ＧａＡｓからなる能動層１
０２があり、その上に混晶比Ｘ〈０．４のＡｌｘＧａｔ
−ｘＡｓＷＪ１０３がある。さらにＤＦＥＴ部において
は１０３の上に混晶化Ｘ〉０．４のＡ Ｑ ＸＧ ａ
５−ｘＡ ８層１０４がある。１０６はソース・ドレイ
ン電極、１０７はゲート電極である。１０５はソース・
ドレイン領域の抵抗およびソース・ドレイン電極の接触
抵抗を低減するために選択エピタキシャル成長させたＧ
ａＡｓである。また、１０８はＤＦＥＴとＥＦＥＴを分
離するために、エツチングにより形成した溝である。
能動層１０２のキャリア濃度は約２Ｘ１０”ｍ−８、膜
厚は約６ｍとしである。通常のＭＥＳＦＥＴより濃度が
高く、膜厚が薄いので、このＦＥＴの相互コンダクタン
ス係数（Ｋ値）は大きく、ＥＦＥＴにおいては８００
ｍ Ｓ ／ Ｖ ｒｍに達する。また、ＡＱｘＧ ａ
１−ｘ Ａ ｓ 層１０３はアンドープ層で、その膜厚
は２０ｎｎ＋程度である。この層があるために、ゲート
電極１０７と能動層１０２の接触が避けられ。
厚は約６ｍとしである。通常のＭＥＳＦＥＴより濃度が
高く、膜厚が薄いので、このＦＥＴの相互コンダクタン
ス係数（Ｋ値）は大きく、ＥＦＥＴにおいては８００
ｍ Ｓ ／ Ｖ ｒｍに達する。また、ＡＱｘＧ ａ
１−ｘ Ａ ｓ 層１０３はアンドープ層で、その膜厚
は２０ｎｎ＋程度である。この層があるために、ゲート
電極１０７と能動層１０２の接触が避けられ。
ゲート耐圧５■以上を確保できる。１ｏ４はＤ Ｐ Ｉ
Ｅ Ｔのしきい値をＥ Ｆ Ｅ Ｔより深くするために
設けたＡ Ｑ ＸＧ ａ ５−ｘＡ ｓ層であり、１０
３とのエツチング選択性を出すために、混晶化ｘ ＞
０ 、４ とした。
Ｅ Ｔのしきい値をＥ Ｆ Ｅ Ｔより深くするために
設けたＡ Ｑ ＸＧ ａ ５−ｘＡ ｓ層であり、１０
３とのエツチング選択性を出すために、混晶化ｘ ＞
０ 、４ とした。
エピタキシャル成長により１０４の膜厚を制御しておけ
ば、ＥＦＥＴ部において、１０４を選択的にエツチング
するだけで、Ｄ Ｅｉ Ｅ ＴとＥＦＥＴの □作り
分けが可能である。
ば、ＥＦＥＴ部において、１０４を選択的にエツチング
するだけで、Ｄ Ｅｉ Ｅ ＴとＥＦＥＴの □作り
分けが可能である。
以下１本構造によるＦＥＴの作り方を説明する。
第２図に示すように、半絶縁性ＧａＡｓ基板上にＭＢＥ
もしくはＭＯＣＶＤなどのエピタキシャル成長法により
能動層１０２．ストッパ層１０３、バッファ層１０４を
順次成長させる。次に、マスク材２０１でＤＦＥＴ部を
覆い、煮沸した塩酸によりバッファ層１０４のエツチン
グを行なう。このとき、１０３の混晶化Ｘを０．４以下
、１０４の混晶化Ｘを０．４５以上にしておくと、スト
ッパ層１０３の上面で、このエツチングは停止する。従
ってＥＦＥＴ部でストッパ層１０３を侵すことなく、Ｄ
ＦＥＴ部でバッファ層１０４を残すことができる。この
ときＤＦＥＴ部を保護するマスク材は、５ｉＯｚ等をホ
トレジスト工程で選択的に残したものであるが、必ずし
もＤＦＥＴ全体を覆う必要はなく、ＤＦＥＴのゲート形
成予定部分を覆うだけでも良い。この選択エツチングが
完了した後、第３図に示すごとく、ゲート電極１０７を
形成し、このゲート電極をマスクにｎ＋ＧａＡｓ１０５
をＭＯＣＶＤにより選択座長させてソース・ドレイン領
域を作る。最後に、ドライエツチングによる素子間分離
溝とソース・ドレイン電極を形成して、第１図に示す構
造を得る。
もしくはＭＯＣＶＤなどのエピタキシャル成長法により
能動層１０２．ストッパ層１０３、バッファ層１０４を
順次成長させる。次に、マスク材２０１でＤＦＥＴ部を
覆い、煮沸した塩酸によりバッファ層１０４のエツチン
グを行なう。このとき、１０３の混晶化Ｘを０．４以下
、１０４の混晶化Ｘを０．４５以上にしておくと、スト
ッパ層１０３の上面で、このエツチングは停止する。従
ってＥＦＥＴ部でストッパ層１０３を侵すことなく、Ｄ
ＦＥＴ部でバッファ層１０４を残すことができる。この
ときＤＦＥＴ部を保護するマスク材は、５ｉＯｚ等をホ
トレジスト工程で選択的に残したものであるが、必ずし
もＤＦＥＴ全体を覆う必要はなく、ＤＦＥＴのゲート形
成予定部分を覆うだけでも良い。この選択エツチングが
完了した後、第３図に示すごとく、ゲート電極１０７を
形成し、このゲート電極をマスクにｎ＋ＧａＡｓ１０５
をＭＯＣＶＤにより選択座長させてソース・ドレイン領
域を作る。最後に、ドライエツチングによる素子間分離
溝とソース・ドレイン電極を形成して、第１図に示す構
造を得る。
以下、他の実施例を述べる。第４図は、ゲート電極の両
側に絶縁膜側壁４０１を設けたものである。ゲート電極
形成後、絶縁膜被着と、その異方性エツチングにより４
０１を形成する。この後。
側に絶縁膜側壁４０１を設けたものである。ゲート電極
形成後、絶縁膜被着と、その異方性エツチングにより４
０１を形成する。この後。
ＭＯＣＶＤによる選択成長を行なうと、ｎ＋ＧａＡｓ１
０５とゲート電極１０７が接触するのを防ぐことができ
、ゲート耐圧が向上する。第５図は、ゲート電極１０７
をマスクにイオン打込みでソース・ドレイン領域５０１
を形成したものである。この方法では１Ｍ０ＣＶＤによ
るｎ＋ＧａＡｓの選択成長の困難さが取り除かれる。第
６図は、ゲート電極１０７をマスクにバッファ層１０４
とストッパ層１０３のエツチングを行ない、その後、Ｍ
ＯＣＶＤによる選択成長でソース・ドレイン領域となる
ｎ＋ＧａＡｓ１０５の成長を行なったものである。
０５とゲート電極１０７が接触するのを防ぐことができ
、ゲート耐圧が向上する。第５図は、ゲート電極１０７
をマスクにイオン打込みでソース・ドレイン領域５０１
を形成したものである。この方法では１Ｍ０ＣＶＤによ
るｎ＋ＧａＡｓの選択成長の困難さが取り除かれる。第
６図は、ゲート電極１０７をマスクにバッファ層１０４
とストッパ層１０３のエツチングを行ない、その後、Ｍ
ＯＣＶＤによる選択成長でソース・ドレイン領域となる
ｎ＋ＧａＡｓ１０５の成長を行なったものである。
このときのエツチングは塩酸術のエッチャントで行ない
、ＧａＡｓ能動層１０２を傷つけることなく、Ａ Ｑ
ｘＧ ａ １−ＸＡ ｓからなる１０４及び１０３をエ
ツチングすることができる。このようにして、Ｇ ａ
Ａ ｓ １０２を露出させた後ではｎ＋ＧａＡｓ１０５
の選択成長が容易になる。また、ゲートをマスクにした
選択エツチングのあと、第５図のところで説明したごと
く、ゲートをマスクにイオン打込みを行ない、ソース・
ドレイン領域を形成することも可能である。この方法で
は、第５図の構造よりも、ソース・ドレイン電極とソー
ス・ドレイン領域の接触抵抗を小さくすることができる
。
、ＧａＡｓ能動層１０２を傷つけることなく、Ａ Ｑ
ｘＧ ａ １−ＸＡ ｓからなる１０４及び１０３をエ
ツチングすることができる。このようにして、Ｇ ａ
Ａ ｓ １０２を露出させた後ではｎ＋ＧａＡｓ１０５
の選択成長が容易になる。また、ゲートをマスクにした
選択エツチングのあと、第５図のところで説明したごと
く、ゲートをマスクにイオン打込みを行ない、ソース・
ドレイン領域を形成することも可能である。この方法で
は、第５図の構造よりも、ソース・ドレイン電極とソー
ス・ドレイン領域の接触抵抗を小さくすることができる
。
また、第６図で説明した実施例を除いては、ストッパ層
１０３をＧａＡｓ、バッファ層１０４をＡｌｘＧａｘ−
８Ａｓとしても良い。この場合は、塩酸術のエッチャン
トでＡ Ｑ ｘ Ｇ ａ ｈ−ｘ Ａ ｓバラフッ層１
０４を選択的にエツチングすることで、Ｉ）Ｆ ＲＴと
ＥＦＥＴの作り分けができる。
１０３をＧａＡｓ、バッファ層１０４をＡｌｘＧａｘ−
８Ａｓとしても良い。この場合は、塩酸術のエッチャン
トでＡ Ｑ ｘ Ｇ ａ ｈ−ｘ Ａ ｓバラフッ層１
０４を選択的にエツチングすることで、Ｉ）Ｆ ＲＴと
ＥＦＥＴの作り分けができる。
また、半絶縁性Ｇ ａ Ａ ｓ基板と能動層の間に、ア
ンドープのＧａＡｓあるいはｐ型のＧａＡｓを設けても
良い。このようにすることで基板の結晶欠陥の影響を低
減し、特にＰ型層を設けた場合には、α線によるソフト
エラーの防止にもなる。
ンドープのＧａＡｓあるいはｐ型のＧａＡｓを設けても
良い。このようにすることで基板の結晶欠陥の影響を低
減し、特にＰ型層を設けた場合には、α線によるソフト
エラーの防止にもなる。
本発明では、ＧａＡｓがＡ ＬｘＧ ａ １−１１Ａ
ｓに対し９、あるいは混晶比ｘ＞０．４５の＾Ｑ ｘＧ
ａｔ−ｘＡｓがｘ ＜ ０ 、４のＡ Ｑ ｘＧ ａ
１−ＸＡ Ｓ に対し選択的にエツチングされること
を利用して、同一基板上でＤ Ｆ Ｅ ＴとＥＦＥＴを
制御性良く形成することができる。
ｓに対し９、あるいは混晶比ｘ＞０．４５の＾Ｑ ｘＧ
ａｔ−ｘＡｓがｘ ＜ ０ 、４のＡ Ｑ ｘＧ ａ
１−ＸＡ Ｓ に対し選択的にエツチングされること
を利用して、同一基板上でＤ Ｆ Ｅ ＴとＥＦＥＴを
制御性良く形成することができる。
第１図〜第６図はいずれも本発明の１実施例の断面図で
ある。 １０１・・・半絶縁性Ｇ ａ Ａ ｓ基板、１０２・・
・能動層。
ある。 １０１・・・半絶縁性Ｇ ａ Ａ ｓ基板、１０２・・
・能動層。
Claims (1)
- 【特許請求の範囲】 １、一つの化合物半導体基板上に、デプレツシヨン型Ｆ
ＥＴとエンハンスメント型ＦＥＴが在り、上記二つのＦ
ＥＴの能動層とゲート電極の間に、該能動層よりキャリ
ア濃度の低い第１の半導体層が在り、かつ該デプレツシ
ヨン型ＦＥＴにおいては該第１の半導体層とゲート電極
の間に、該第１の半導体層と組成の異なる第２の半導体
層が在ることを特徴とする半導体装置。 ２、上記第１の半導体層がＧａＡｓであり、上記第２の
半導体層がＡｌ＿ｘＧａ＿１＿−＿ｘＡｓであることを
特徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記第１の半導体層が混晶比ｘ＜０．４のＡｌ＿ｘ
Ｇａ＿１＿−＿ｘＡｓであり、上記第２の半導体層が混
晶化ｘ＞０．４５のＡｌ＿ｘＧａ＿１＿−＿ｘＡｓであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323994A JPH01166571A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323994A JPH01166571A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166571A true JPH01166571A (ja) | 1989-06-30 |
Family
ID=18160939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323994A Pending JPH01166571A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210746A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
| US9903091B2 (en) | 2014-06-26 | 2018-02-27 | Komatsu Ltd. | Quick coupler |
-
1987
- 1987-12-23 JP JP62323994A patent/JPH01166571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210746A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
| US9903091B2 (en) | 2014-06-26 | 2018-02-27 | Komatsu Ltd. | Quick coupler |
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