JPH01166571A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01166571A JPH01166571A JP62323994A JP32399487A JPH01166571A JP H01166571 A JPH01166571 A JP H01166571A JP 62323994 A JP62323994 A JP 62323994A JP 32399487 A JP32399487 A JP 32399487A JP H01166571 A JPH01166571 A JP H01166571A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体FETに関し、特に1つの基板上
にデプレッション型FETとエンハンスメント型FET
の両方が存在する化合物半導体ICに関する。
にデプレッション型FETとエンハンスメント型FET
の両方が存在する化合物半導体ICに関する。
化合物半導体IC1特にMES型FETを用いるGaA
sFRTにおいて、FETのゲート耐圧確保が重要な課
題であり、この点に関し、従来、アイ・イー・イー・イ
ー、トランザクション、インターナショナル エレクト
ロン デバイス ミーティング 86.2 (1986
年)第759頁がら第762頁(IEEE、 Tran
s、 IEDM86 2 (1986)PP759−7
62)において論じられている様に、N型能動層とゲー
トff電極の間に、キャリアがドーピングされていない
(アンドープ)AQGaAsを設ける構造がとられてい
る。この構造では、キャリア濃度が高い能動層とゲート
電極が直接接触するのを防げるため、ゲート耐圧を高め
ることが可能である。一方、同一基板上で、デプレッシ
ョン型FETとエンハンスメント型FETの作り分けに
ついては、 A Q GaAsを選択エッチのストッパ
とする方法が、特開昭61−24265.特開昭60−
231368で論じられている。
sFRTにおいて、FETのゲート耐圧確保が重要な課
題であり、この点に関し、従来、アイ・イー・イー・イ
ー、トランザクション、インターナショナル エレクト
ロン デバイス ミーティング 86.2 (1986
年)第759頁がら第762頁(IEEE、 Tran
s、 IEDM86 2 (1986)PP759−7
62)において論じられている様に、N型能動層とゲー
トff電極の間に、キャリアがドーピングされていない
(アンドープ)AQGaAsを設ける構造がとられてい
る。この構造では、キャリア濃度が高い能動層とゲート
電極が直接接触するのを防げるため、ゲート耐圧を高め
ることが可能である。一方、同一基板上で、デプレッシ
ョン型FETとエンハンスメント型FETの作り分けに
ついては、 A Q GaAsを選択エッチのストッパ
とする方法が、特開昭61−24265.特開昭60−
231368で論じられている。
GaAsTCでは、同一の基板上にデプレッション型F
ET (DFET)とエンハンスメント型F E T(
EFET)の両方を形成することが回路構成上必要であ
る。上記第1の従来技術はこの点に関し配慮がされてお
らず、DFETとEFETの作り分けはアンドープA
Q GaAsの厚み制御によらなければならないという
問題があった。この厚み制御は、DFETの場合はA
Q GaAsを厚く、EFE’Tの場合は薄くするので
あるが、エピタキシャル成長によりDFET部を厚くす
る、あるいはエツチングによりEFET部を薄くするの
いずれの方法においても、基板面内での膜厚均一性を確
保するのが極めて困難である。一方、上記第2.第3の
従来技術を第1の従来技術に組み合わせて、ゲート耐圧
を高く保ち、かつDFETとEFETを作り分けること
が可能である。しかし、上記従来でハD F E Tと
EFETの作り分けのためだけに。
ET (DFET)とエンハンスメント型F E T(
EFET)の両方を形成することが回路構成上必要であ
る。上記第1の従来技術はこの点に関し配慮がされてお
らず、DFETとEFETの作り分けはアンドープA
Q GaAsの厚み制御によらなければならないという
問題があった。この厚み制御は、DFETの場合はA
Q GaAsを厚く、EFE’Tの場合は薄くするので
あるが、エピタキシャル成長によりDFET部を厚くす
る、あるいはエツチングによりEFET部を薄くするの
いずれの方法においても、基板面内での膜厚均一性を確
保するのが極めて困難である。一方、上記第2.第3の
従来技術を第1の従来技術に組み合わせて、ゲート耐圧
を高く保ち、かつDFETとEFETを作り分けること
が可能である。しかし、上記従来でハD F E Tと
EFETの作り分けのためだけに。
少なくとも2PPIのエピタキシャル成長と、少なくと
も2回のエツチングを要する。このため、工程が複雑に
なり、FETLきい値の面内均一性に悪影響を及ぼすと
いう問題があった。
も2回のエツチングを要する。このため、工程が複雑に
なり、FETLきい値の面内均一性に悪影響を及ぼすと
いう問題があった。
本発明の目的は、1つの基板上に、ゲート耐圧が高く、
かつしきい値の制御性の良いr)FETとEFETを実
現することにある。
かつしきい値の制御性の良いr)FETとEFETを実
現することにある。
上記目的は、F’ E Tの能動層とゲート電極の間に
、キャリア感度が低く、かつ選択エツチングのストッパ
層となる第1の半導体層を設け、また、DFETにおい
ては上記半導体層とゲート電極の間に、上記半導体層と
組成の異なる第2の半導体層、具体的には、第1の半導
体層がGaAsならばA Q x G a 1−x A
S、第1の半導体層が混晶化X〈0.4のAflxG
ax−xAsならばx>0.45のA Q xG a
1−XA Sを設けることにより達成される。
、キャリア感度が低く、かつ選択エツチングのストッパ
層となる第1の半導体層を設け、また、DFETにおい
ては上記半導体層とゲート電極の間に、上記半導体層と
組成の異なる第2の半導体層、具体的には、第1の半導
体層がGaAsならばA Q x G a 1−x A
S、第1の半導体層が混晶化X〈0.4のAflxG
ax−xAsならばx>0.45のA Q xG a
1−XA Sを設けることにより達成される。
上記第1の半導体層はキャリア濃度の高い能動層とゲー
ト電極が直接接触するのを防ぎ、このためゲート耐圧を
高くする作用がある。また、この第1層は、その上にく
る第2層のエツチングのストッパ層となる。そのため、
EFET部分において第2層を選択的にエツチングする
ことができ。
ト電極が直接接触するのを防ぎ、このためゲート耐圧を
高くする作用がある。また、この第1層は、その上にく
る第2層のエツチングのストッパ層となる。そのため、
EFET部分において第2層を選択的にエツチングする
ことができ。
厳密なエツチングレートの制御無しにDFETとEFE
Tを作り分けることができる。
Tを作り分けることができる。
以下、本発明の一実施例を説明する。第1図は本発明に
よる一実施例の断面構造を示す。半絶縁性G a A
s基板101の上に、同じ<GaAsからなる能動層1
02があり、その上に混晶比X〈0.4のAlxGat
−xAsWJ103がある。さらにDFET部において
は103の上に混晶化X〉0.4のA Q XG a
5−xA 8層104がある。106はソース・ドレイ
ン電極、107はゲート電極である。105はソース・
ドレイン領域の抵抗およびソース・ドレイン電極の接触
抵抗を低減するために選択エピタキシャル成長させたG
aAsである。また、108はDFETとEFETを分
離するために、エツチングにより形成した溝である。
よる一実施例の断面構造を示す。半絶縁性G a A
s基板101の上に、同じ<GaAsからなる能動層1
02があり、その上に混晶比X〈0.4のAlxGat
−xAsWJ103がある。さらにDFET部において
は103の上に混晶化X〉0.4のA Q XG a
5−xA 8層104がある。106はソース・ドレイ
ン電極、107はゲート電極である。105はソース・
ドレイン領域の抵抗およびソース・ドレイン電極の接触
抵抗を低減するために選択エピタキシャル成長させたG
aAsである。また、108はDFETとEFETを分
離するために、エツチングにより形成した溝である。
能動層102のキャリア濃度は約2X10”m−8、膜
厚は約6mとしである。通常のMESFETより濃度が
高く、膜厚が薄いので、このFETの相互コンダクタン
ス係数(K値)は大きく、EFETにおいては800
m S / V rmに達する。また、AQxG a
1−x A s 層103はアンドープ層で、その膜厚
は20nn+程度である。この層があるために、ゲート
電極107と能動層102の接触が避けられ。
厚は約6mとしである。通常のMESFETより濃度が
高く、膜厚が薄いので、このFETの相互コンダクタン
ス係数(K値)は大きく、EFETにおいては800
m S / V rmに達する。また、AQxG a
1−x A s 層103はアンドープ層で、その膜厚
は20nn+程度である。この層があるために、ゲート
電極107と能動層102の接触が避けられ。
ゲート耐圧5■以上を確保できる。1o4はD P I
E Tのしきい値をE F E Tより深くするために
設けたA Q XG a 5−xA s層であり、10
3とのエツチング選択性を出すために、混晶化x >
0 、4 とした。
E Tのしきい値をE F E Tより深くするために
設けたA Q XG a 5−xA s層であり、10
3とのエツチング選択性を出すために、混晶化x >
0 、4 とした。
エピタキシャル成長により104の膜厚を制御しておけ
ば、EFET部において、104を選択的にエツチング
するだけで、D Ei E TとEFETの □作り
分けが可能である。
ば、EFET部において、104を選択的にエツチング
するだけで、D Ei E TとEFETの □作り
分けが可能である。
以下1本構造によるFETの作り方を説明する。
第2図に示すように、半絶縁性GaAs基板上にMBE
もしくはMOCVDなどのエピタキシャル成長法により
能動層102.ストッパ層103、バッファ層104を
順次成長させる。次に、マスク材201でDFET部を
覆い、煮沸した塩酸によりバッファ層104のエツチン
グを行なう。このとき、103の混晶化Xを0.4以下
、104の混晶化Xを0.45以上にしておくと、スト
ッパ層103の上面で、このエツチングは停止する。従
ってEFET部でストッパ層103を侵すことなく、D
FET部でバッファ層104を残すことができる。この
ときDFET部を保護するマスク材は、5iOz等をホ
トレジスト工程で選択的に残したものであるが、必ずし
もDFET全体を覆う必要はなく、DFETのゲート形
成予定部分を覆うだけでも良い。この選択エツチングが
完了した後、第3図に示すごとく、ゲート電極107を
形成し、このゲート電極をマスクにn+GaAs105
をMOCVDにより選択座長させてソース・ドレイン領
域を作る。最後に、ドライエツチングによる素子間分離
溝とソース・ドレイン電極を形成して、第1図に示す構
造を得る。
もしくはMOCVDなどのエピタキシャル成長法により
能動層102.ストッパ層103、バッファ層104を
順次成長させる。次に、マスク材201でDFET部を
覆い、煮沸した塩酸によりバッファ層104のエツチン
グを行なう。このとき、103の混晶化Xを0.4以下
、104の混晶化Xを0.45以上にしておくと、スト
ッパ層103の上面で、このエツチングは停止する。従
ってEFET部でストッパ層103を侵すことなく、D
FET部でバッファ層104を残すことができる。この
ときDFET部を保護するマスク材は、5iOz等をホ
トレジスト工程で選択的に残したものであるが、必ずし
もDFET全体を覆う必要はなく、DFETのゲート形
成予定部分を覆うだけでも良い。この選択エツチングが
完了した後、第3図に示すごとく、ゲート電極107を
形成し、このゲート電極をマスクにn+GaAs105
をMOCVDにより選択座長させてソース・ドレイン領
域を作る。最後に、ドライエツチングによる素子間分離
溝とソース・ドレイン電極を形成して、第1図に示す構
造を得る。
以下、他の実施例を述べる。第4図は、ゲート電極の両
側に絶縁膜側壁401を設けたものである。ゲート電極
形成後、絶縁膜被着と、その異方性エツチングにより4
01を形成する。この後。
側に絶縁膜側壁401を設けたものである。ゲート電極
形成後、絶縁膜被着と、その異方性エツチングにより4
01を形成する。この後。
MOCVDによる選択成長を行なうと、n+GaAs1
05とゲート電極107が接触するのを防ぐことができ
、ゲート耐圧が向上する。第5図は、ゲート電極107
をマスクにイオン打込みでソース・ドレイン領域501
を形成したものである。この方法では1M0CVDによ
るn+GaAsの選択成長の困難さが取り除かれる。第
6図は、ゲート電極107をマスクにバッファ層104
とストッパ層103のエツチングを行ない、その後、M
OCVDによる選択成長でソース・ドレイン領域となる
n+GaAs105の成長を行なったものである。
05とゲート電極107が接触するのを防ぐことができ
、ゲート耐圧が向上する。第5図は、ゲート電極107
をマスクにイオン打込みでソース・ドレイン領域501
を形成したものである。この方法では1M0CVDによ
るn+GaAsの選択成長の困難さが取り除かれる。第
6図は、ゲート電極107をマスクにバッファ層104
とストッパ層103のエツチングを行ない、その後、M
OCVDによる選択成長でソース・ドレイン領域となる
n+GaAs105の成長を行なったものである。
このときのエツチングは塩酸術のエッチャントで行ない
、GaAs能動層102を傷つけることなく、A Q
xG a 1−XA sからなる104及び103をエ
ツチングすることができる。このようにして、G a
A s 102を露出させた後ではn+GaAs105
の選択成長が容易になる。また、ゲートをマスクにした
選択エツチングのあと、第5図のところで説明したごと
く、ゲートをマスクにイオン打込みを行ない、ソース・
ドレイン領域を形成することも可能である。この方法で
は、第5図の構造よりも、ソース・ドレイン電極とソー
ス・ドレイン領域の接触抵抗を小さくすることができる
。
、GaAs能動層102を傷つけることなく、A Q
xG a 1−XA sからなる104及び103をエ
ツチングすることができる。このようにして、G a
A s 102を露出させた後ではn+GaAs105
の選択成長が容易になる。また、ゲートをマスクにした
選択エツチングのあと、第5図のところで説明したごと
く、ゲートをマスクにイオン打込みを行ない、ソース・
ドレイン領域を形成することも可能である。この方法で
は、第5図の構造よりも、ソース・ドレイン電極とソー
ス・ドレイン領域の接触抵抗を小さくすることができる
。
また、第6図で説明した実施例を除いては、ストッパ層
103をGaAs、バッファ層104をAlxGax−
8Asとしても良い。この場合は、塩酸術のエッチャン
トでA Q x G a h−x A sバラフッ層1
04を選択的にエツチングすることで、I)F RTと
EFETの作り分けができる。
103をGaAs、バッファ層104をAlxGax−
8Asとしても良い。この場合は、塩酸術のエッチャン
トでA Q x G a h−x A sバラフッ層1
04を選択的にエツチングすることで、I)F RTと
EFETの作り分けができる。
また、半絶縁性G a A s基板と能動層の間に、ア
ンドープのGaAsあるいはp型のGaAsを設けても
良い。このようにすることで基板の結晶欠陥の影響を低
減し、特にP型層を設けた場合には、α線によるソフト
エラーの防止にもなる。
ンドープのGaAsあるいはp型のGaAsを設けても
良い。このようにすることで基板の結晶欠陥の影響を低
減し、特にP型層を設けた場合には、α線によるソフト
エラーの防止にもなる。
本発明では、GaAsがA LxG a 1−11A
sに対し9、あるいは混晶比x>0.45の^Q xG
at−xAsがx < 0 、4のA Q xG a
1−XA S に対し選択的にエツチングされること
を利用して、同一基板上でD F E TとEFETを
制御性良く形成することができる。
sに対し9、あるいは混晶比x>0.45の^Q xG
at−xAsがx < 0 、4のA Q xG a
1−XA S に対し選択的にエツチングされること
を利用して、同一基板上でD F E TとEFETを
制御性良く形成することができる。
第1図〜第6図はいずれも本発明の1実施例の断面図で
ある。 101・・・半絶縁性G a A s基板、102・・
・能動層。
ある。 101・・・半絶縁性G a A s基板、102・・
・能動層。
Claims (1)
- 【特許請求の範囲】 1、一つの化合物半導体基板上に、デプレツシヨン型F
ETとエンハンスメント型FETが在り、上記二つのF
ETの能動層とゲート電極の間に、該能動層よりキャリ
ア濃度の低い第1の半導体層が在り、かつ該デプレツシ
ヨン型FETにおいては該第1の半導体層とゲート電極
の間に、該第1の半導体層と組成の異なる第2の半導体
層が在ることを特徴とする半導体装置。 2、上記第1の半導体層がGaAsであり、上記第2の
半導体層がAl_xGa_1_−_xAsであることを
特徴とする特許請求の範囲第1項記載の半導体装置。 3、上記第1の半導体層が混晶比x<0.4のAl_x
Ga_1_−_xAsであり、上記第2の半導体層が混
晶化x>0.45のAl_xGa_1_−_xAsであ
ることを特徴とする特許請求の範囲第1項記載の半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62323994A JPH01166571A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62323994A JPH01166571A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01166571A true JPH01166571A (ja) | 1989-06-30 |
Family
ID=18160939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62323994A Pending JPH01166571A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01166571A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0210746A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
US9903091B2 (en) | 2014-06-26 | 2018-02-27 | Komatsu Ltd. | Quick coupler |
-
1987
- 1987-12-23 JP JP62323994A patent/JPH01166571A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0210746A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
US9903091B2 (en) | 2014-06-26 | 2018-02-27 | Komatsu Ltd. | Quick coupler |
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