JPH01157133A - 相関検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、適応型等化システムに使用される相関検出回
路に関し、特に、ディジタル無線伝送システムのための
適応型等化システムに使用される相関検出回路に関する
。

〔従来の技術〕

一般に、この型の適応型等化システムでは、伝送路を介
して変調速度で変調を受けた受信信号が供給される。受
信信号は、基準クロック信号によってディジタル化され
た伝送データ系列を運ぶ。

基準クロック信号は、変調速度に等しい基準クロックを
もつ。変調は、例えば、直交振幅変調（ＱＡＭ）である
。受信信号は、伝送路の特性の低下及び伝送路の中断の
結果として歪みを受けた波形をもつ。適応型等化システ
ムは、この技術分野で良く知られているように、波形の
歪みを等化するために使用される。

適応型等化システムは、能敏彦によって出され、この譲
受人に譲渡された米国特許節４，４５３゜２５６号明細
書に開示されている。龍によれば、適応型等化システム
は、受信信号を複数の制御可能なタップ利得に応答して
等化された信号にフィルタリングするためのトランスバ
ーサルフィルタと、等化された信号を再生されたクロッ
ク信号、再生されたデータ系列、及びディジタル誤差信
号に復調するための復調器を有する。再生されたクロッ
ク信号は基準クロック信号を再生したものである。再生
されたデータ系列は伝送データ系列を再生したものであ
る。ディジタル誤差信号は再生されたデータ系列に関係
づけられている。適応型等化システムは、更に、再生さ
れたクロック信号、再生されたデータ系列、及びディジ
タル誤差信号に応答して、等化アルゴリズムを用いて制
御可能なタップ利得を制御するため利得制御回路を有す
る。等化アルゴリズムは、例えば、ゼロ・フォーシング
（ＺＦ）アルゴリズムである。利得制御回路は、相関検
出回路と積分回路ををする。

相関検出回路は、遅延回路と排他的論理回路を合する。

遅延回路は、再生されたデータ系列及びディジタル誤差
信号を再生されたクロック信号に同期して遅延し、遅延
されたデータ系列及び遅延された誤差信号を発生するた
めのものである。遅延回路は複数のフリップフロップを
有する。遅延されたデータ系列、遅延された誤差信号、
再生されたデータ系列、及びディジタル誤差信号は、排
他的論理回路に複数の入力信号として供給される。

排他的論理回路は、入力信号の排他的論理動作を実行し
、再生されたデータ系列とディジタル誤差信号の間の相
互相関を表、す複数の相関信号を発生するためのもので
ある。排他的論理回路は複数の排他的論理ゲートを有す
る。排他的論理ゲートの各々は排他的ＯＲゲート或いは
排他的ＮＯＲゲートである。積分回路は相関信号を積分
し、複数の積分された信号を制御可能なタップ利得とし
て発生するためのものである。

〔発明が解決しようとする課題〕

一般に、従来の相関検出回路は集積回路（ＩＣ）か大規
模集積回路（ＬＳＩ）として与えられる。

ＩＣとＬＳＩの各々は、相補型金属酸化物半導体（ＣＭ
ＯＳ）回路を有する。これは、各ＣＭＯＳ回路の電力消
費が低いからである。しかしながら、ＣＭＯＳ回路は、
最大ＣＭＯ３動作速度をもち、これは、ＭＨｚに換算し
て約３５　Ｍ　Ｈｚで、他の回路、例えば、カレント・
モード・ロジック（ＣＭＬ）回路のそれより低い。従っ
て、′もし、従来の相関検出回路がＣＭＯＳ回路ををし
ているなら、従来の相関検出回路は、最大ＣＭＯ８動作
速度より高い変調速度の受信信号が供給される適応型等
化システムに使用できない。たとえば、適応型等化シス
テムが４×４直交直交度調、即ち、１６一ＱＡＭのため
のものであって、２００　Ｍ　ｂ　ｐ　ｓに等しいビッ
ト伝送速度の受信信号が供給された場合、変調速度は５
０　Ｍ　Ｈｚに等しく、最大ＣＭＯ８動作速度より高い
。この場合、従来の相関検出回路は、各々が複数のＣＭ
Ｌ回路を有する個別の集積回路で構成されなければなら
ない。その結果、従来の相関検出回路は、従来の相関検
出回路をコンパクトにすることが出来ずそして消費電力
を低く出来ないという欠点がある。

〔課題を解決するための手段〕

本発明の目的は、ＣＭＯＳ回路を有する構成要素によっ
て構成できる相関検出回路を提供することにある。

本発明の他の目的は、変調速度が最大ＣＭＯ８動作速度
より高い適応型等化システムに適用できる相関検出回路
を提供することにある。

本発明の更に他の目的は、ゼロ・フォーシング・アルゴ
リズムが適応型等化システムのトランスバーサルフィル
タの制御可能なタップ利得を発生するために使用された
ときに、等化能力を落とすことなく動作できる相関検出
回路を提供することにある。

本発明のもっと他の目的は、相関検出回路を小型にかつ
低消費電力にすることができる相関検出回路を提供する
ことにある。

本発明が適用される相関検出回路は、受信信号を複数の
制御可能なタップ利得に応答して等化された信号にフィ
ルタリングするためのトランスバーサルフィルタと、等
化された信号を再生されたクロック信号、再生されたデ
ータ系列、及びディジタル誤差信号に復調する復調器と
を有する適応型等化システムに使用される。受信信号は
基準クロック信号によってディジタル化された伝送デー
タ系列を運ぶ。再生されたクロック信号は基準クロック
信号の再生されたものである。再生されたデータ系列は
前記伝送データ系列の再生されたものである。ディジタ
ル誤差信号は再生されたデータ系列に関係づけられてい
る。相関検出回路は、再生されたクロック信号、再生さ
れたデータ系列、及びディジタル誤差信号から得られた
複数の入力信号の排他的論理動作を実行し、再生された
データ系列とディジタル誤差信号との間の相互相関を表
し、かつ一まとめにして制御可能なタップ利得を制御す
るために使用される複数の相関信号を発生する論理動作
実行手段を含む。本発明によれば、相関検出回路は、再
生されたクロック信号を分周して分周されたクロック信
号を発生する分周手段と、分周手段に結合され、ディジ
タル誤差信号及び再生されたデータ系列に応答して、デ
ィジタル誤差信号及び再生されたデータ系列を分周され
たクロック信号に同期して入力信号に変換する直並列変
換手段とを有する。

［実施例コ 次に、本発明の実施例について図面を参照して説明する
。

第１図を参照すると、本実施例における適応型等化シス
テムには、中間周波数バンドの受信信号ＩＮが供給され
る。受信信号ＩＮは、所定の変調速度で、４Ｘ４直交振
幅変調（１６−ＱＡＭ）される。所定の変調速度は、例
えば、５０Ｍｚである。受信信号ＩＮは、基準クロック
信号によりディジタル化された伝送データ系列により変
調される。本実施例では、受信信号ＩＮは、中間周波数
バンドの信号であるが、ベースバンド信号であってもよ
い。この基準クロック信号は、上述した所定の変調速度
と等しい基準クロック周波数を有する。

適応型等化システムは、トランスバーサルフィルタ２０
を有し、トランスバーサルフィルタ２０は、受信信号Ｉ
Ｎを、Ｃ（−１）、　Ｃ（０）　、及びＣ（＋１）によ
り表される複数の制御可能なタップ利得に応答して等化
された信号ＯＵＴにフィルタリングする。この等化され
た信号ＯＵＴは、また、受信信号ＩＮと同様に、４Ｘ４
直交振幅変調されているが、トランスバーサルフィルタ
２０によって等化されている。図示されたトランスバー
サルフィルタ２０は、３タツプを有している。３タツプ
の内の中央のものは、中央即ち第１タツプ２１と呼ばれ
るものである。、他のタップは、中央タップ２１の左側
と右側とに示されており、各々、第２タツプ２２、第３
タツプ２３と呼ばれる。また、第２及び第３タップ２２
．２３は、第１及び第２付加タツプとも呼ばれる。

第１及び第２遅延ユニット２６．２７は、それぞれ第２
及び第１タップ２２．２１間と、第１及び第３タップ２
１．２３間に位置している。第１及び第２遅延ユニット
２６．２７の各々は、実質的に変調速度の逆数と等しい
遅れを与える。受信信号ＩＮは、付加タップのうちの第
１付加タツプ信号として、第２タツプ２２に送られ、か
つ、受信信号ＩＮは、第１及び第２遅延ユニツト２６゜
２７により、連続的に遅延されて、それぞれ第１及び第
３タップ２１．２３に送られる。中央タップ信号及び第
２付加タツプ信号として、各々出力され、第２、第１、
及び第３タップ２２．２１及び２３を、その連続的な遅
れを考慮しで、それぞれ（−１＞、　０　、　（＋１）
の連続番号によって示すことにしよう。この点に関し、
（−１）タップ２２に現れる第１付加タツプ信号は、Ｓ
　（−１）によって示される。

同様に、中央及び第２付加タツプ信号は、各々、５（０
）及びＳ　（＋１）によって示される受信信号ＩＮは、
既に述べたように、直交変調されていることから、受信
信号ＩＮは、同相及び直交位相成分を含む。同相及び直
交位相成分は、中央タップ信号Ｓ　（０）を基準として
個別的に処理される。もっと、詳細に述べれば、第１付
加タツプ信号Ｓ　（−１）は、第１同相乗算器３１及び
第１直交乗算器３２に送られる。第２付加タツプ信号Ｓ
（＋１）は、第２同相乗算器３３及び第２直交乗算器３
４に送られる。中央同相乗算器３５のみに与えられる。

何故なら、中央タップ信号５（０）は、中央タップ信号
Ｓ　（０）には直交位相成分が存在していないからであ
る。乗算器３１〜３５の各々は、重み付は回路と呼ばれ
る。

制御可能なタップ利得Ｃ（０）　、　Ｃ（−１）、及び
Ｃ＋＋１）は、後述するように、利得制御回路３８によ
り生成される。制御可能なタップ利得Ｃ（０）。

Ｃ（−１）、及びＣ（＋１）は、それぞれ中央複素制御
信号、第１及び第２複素数制御信号と呼ばれる。中央複
素制御信号Ｃ（０）は実部のみからなり、従って、第１
図において「（０）によって表されている。

一方、第１及び第２複素制御信号Ｃ（−１）、及びＣ（
＋１）の各々は、それぞれｒとｄとで表される実部と虚
部とから成る。第１図において、第１複素制御信号Ｃ（
−１）は、ｒ　（−１）と ｄ　（−１）との組合わせによって表され、第２複索制
御信号Ｃ（＋１）はｒ　（１）とｄ　（１）との組合わ
せによって示される。

第１図に示されるように、第１複索制御信号Ｃ（−１）
の実部及び虚部ｒ　（−１）及びｄ　（−１）は、それ
ぞれ利得制御回路３８から第１同相及び第１直交乗算器
３１及び３２に送られる。同様に、第２複素制御信号Ｃ
（１）の実部及び虚部「（１）及びｄ（１）は、それぞ
れ第２同相及び第２直交乗算器３３及び３４に送られる
。中央複素制御信号Ｃ（０）すなわち、ｒ（０）は、中
央同相乗算器３５に通常の方法で送られる。

第１同相及び第１直交乗算器３１及び３２は、それぞれ
第１及び第２加算器４１及び４２に、第１の制御された
同相成分Ｓ’　（−１）及び第１の制御された直交成分
Ｓ″（−１）を供給する。第２同相及び第２直交乗算器
３３及び３４は、それぞれ第１及び第２加算器４１及び
４２に、Ｓ’　＋＋１）及びＳ″（＋１）によって表さ
れる第２の制御された同相成分及び第２の制御された直
交成分を供給する。第１及び第２同相成分の各々は第１
の制御された信号と呼ばれ、第１及び第２直交成分の各
々は第２の制御された信号と呼ばれる。中央の制御され
た同相成分Ｓ’（０）は中央同相乗算器３５から第１加
算器４１に送られる。

第１及び第２加算器４１及び４２は加算を実行し、それ
ぞれ加算結果を表す同相信号Ｒ９及び直交位−１１１Ｓ
を出力する。同相及び直交信号Ｒ３及びＩｓは、それぞ
れ第１及び第２の処理された信号と呼ばれる。この点に
関し、第１及び第２加算器４１及び４２は、それぞれ第
１及び第２処理回路として呼ばれている。同相及び直交
信号Ｒ３及びＩｓは、結合回路５１により、同相及び直
交信号ＲＳ及びＩｓ間の直交位相関係を維持した状態で
、結合された信号に結合される。結合された信号は、等
化された信号ＯＵＴとじて復調器５５に送られる。

復調器５５は、等化された信号ＯＵＴと搬送再生器５７
から供給される再生搬送波とに応答するコヒーレント検
出器５６を有している。コヒーレント検出器５６は、再
生搬送波に基づいてコヒーレント検出を実行し、復調さ
れたベースバンド信−号を出力する。復調されたバース
バンド信号はそれぞれＢｐ及びＢｑにより表される同相
及び直交成分から成る。同相及び直交成分Ｂｐ及びＢｑ
は、それぞれ、同相及び直交レベルを持つ。ベースバン
ド信号の同相及、び直交成分Ｂｐ及びＢｑに対応して、
クロック発生器５９は、再生されたクロック信号ＣＬＫ
を、利得制御回路３８と弁別器６１との両方に送出する
。再生クロック信号ＣＬＫは、基準クロック信号を再生
したものである。弁別器６１は、再生されたデータ系列
りを生成する。再生されたデータ系列は、伝送データ系
列の再生である。再生されたデータ系列りは、同相デー
タ成分Ｄｐ、　　Ｄｐ／　と、直交データ成分Ｄｑ、Ｄ
ｑ′とから成る。同相データ成分Ｄｐ、　Ｄｐ／　は、
復調されたベースバンド信号の同相成分Ｂｐの直交レベ
ルを表し、同様に、直交データ成分Ｄｑ、Ｄｑ′は、復
調されたベースバンド信号の直交成分Ｂｑの直交レベル
を表している。弁別器６１は、また、ディジタル誤差信
号Ｅを生成する。ディジタル誤差信号Ｅは、再生された
データ系列りに関係づけられている。それぞれディジタ
ル誤差信号Ｅは、同相及び直交データ成分Ｄｐ、Ｄｑに
対応した同相及び直交誤差成分Ｅｐ及びＥｑから成る。

このような弁別器６１は、先に引用した米国特許に記載
された判定回路であり、このため、その説明は省略する
。

搬送波再生回路５７は、復調されたベースバンド信号の
同相及び直交成分Ｂｐ及びＢＱに応答し、再生された搬
送波を生成する。再生された搬送波回路５７は非同期検
出回路６２に結合されている。

非同期検出回路６２は、搬送波再生回路４７を監視して
、等化システムの非同期状態を検出し、非同期検出回路
６２が非同期状態を検出したときには、非同期状態を表
す非同期状態信号ＡＳＹを出力する。

ディジタル誤差信号Ｅの同相及び直交誤差成分Ｅｐ及び
Ｅｑと、再生されたデータ系列の同相及び直交データ成
分Ｄｐ及びＤｑとは、復調、器５５から再生されたクロ
ック信号ＣＬＫ及び非同期状態信号ＡＳＹと共に、利得
制御回路３８に出力される。

利得制御回路３８は、再生されたクロック信号ＣＬＫ、
ディジタル誤差信号Ｅの同相及び直交誤差成分Ｅｐ及び
Ｅｑ、及び再生されたデータ系列りの同相及び直交デー
タ成分Ｄｐ及びＤｑに対応して、利得制御回路３８は、
セロ・フォーシング（ＺＦ）アルゴリズムを使用して、
制御可能なタップ利得Ｃ（ｊ）を制御する。ここで、ｊ
は０．（＝１）、及び（＋１）のようなタップ番号を表
す。第に番　−目の時刻には、再生されたクロック信号
ＣＬＫの繰返し周期だけ、第（ｋ＋１）番目の時刻（ｋ
＋１）より前にあると仮定しよう。ゼロ・フォーシング
アルゴリズムによれば、第（ｋ＋１）番目の時刻（ｋ＋
１）での制御可能なタップ利得Ｃ（ｊ、に＋１）は、以
下に示すとおり、第に番目の時刻にでのディジタル誤差
信号Ｅ（ｋ）、第（トｊ）番目の時刻（トｊ）での再生
されたデータ系列Ｄ（ｋ−ｊ）、及び第に番目の時刻に
での制御可能なタップ利得Ｃ（ｊ、ｋ）との組合わせに
より決定される。

Ｃ（ｊ、に＋１）−Ｃ（ｊ、ｋ）−Δ［ｓｇｎ　ｌΣＤ
　”　（ｋ−ｊ）ＸＥ　（ｋ）１１・・・（１） Ｃ（ｊ、ｋ）　−ｒ　（ｊ、　ｋ）＋　１ｄ（ｊ、　ｋ
）　　　　・＝　（２）Ｅ　（ｋ）−Ｅｐ　（ｋ）＋　
ｉ　Ｅｑ　（ｋ）　　・・・（３）Ｄ　”　（ｋ−ｊ）
　−Ｄ　ｐ　（ｋ−ｊ）−ｉ　Ｄ　ｑ　（ｋ−ｊ）　　
・・・（４）ここで、Δは固定された増加ステップサイ
ズを表し、ｉはＪ−１と等しい虚数単位を表し、記号“
ｓｇｎ”は一対の中括弧で囲まれた変数の極性を表し、
Ｈは生の整数を表している。

制御可能なタップ利得Ｃ（ｊ、に＋１）は、次式によっ
て与えられる実部及び虚部ｒ　（ｊ、に＋１）及びｄ　
（ｊ、に＋１）を持つ。

以下余白 ｒ　（ｊ、に＋１）＝ｒ　（ｊ、ｋ）−Δ［ｓｇｎＩΣ
（Ｅｐ（ｋ）ｅＤ　ｐ　（ｋ−ｊ）＋　Ｅ　ｑ　（ｋ）
　ｅＤ　ｑ　（ｋ−ｊ）ｌ］・・・　（５） ｄ　（ｊ、に＋１）−ｄ　（ｊ、ｋ）−Δ［５ｇｎ１Σ
（Ｅｑ　（ｋ）ｅＤ　ｐ　（ｋ−ｊ）一１ ＋Ｅｐ（ｋ）　　■Ｄｑ（ｋ−ｊ）ｌ］　　　　　　　
・・・　（６）ここで、シンボル■は排他的ＯＲ演算子
として使用され、シンボル○は排他的ＮＯＲ演算子とし
て使用されている。

利得制御回路３８は、相関検出囲路６３と積分回路６４
とを有する。相関検出回路６３は、再生されたデータ系
列Ｄ　（ｍ）とディジタル誤差信号Ｅ　（ｍ）との間の
相互相関を見つけて、複数の相関信号を出力する。積分
回路６３は、相関信号を積分して、複数の積分された信
号を、制御可能なタップ利得Ｃ（ｊ）として出力する。

第２図を参照して、本発明をより良く理解する以下余白 ために、従来の相関検出回路について説明する。

図示された相関検出回路は遅延回路６５と排他的論理回
路７０とを有する。遅延回路６５は、再生されたデータ
系列Ｄ　（ｍ）とディジタル誤差信号Ｅ　（ｍ）と再生
されたクロック信号ＣＬＫに同期して遅延し、遅延され
たデータ系列Ｄ（ｍ−１）及び遅延された誤差信号Ｅ（
ｍ−１）とを出力する。遅延されたデータ系列Ｄ（ｍ−
１）と遅延された誤差信号Ｅ（ｍ−１）とは、それぞれ
再生されたデータ系列Ｄ　（ｍ）及びディジタル誤差信
号Ｅ（十ｍ）に比較して、再生されたクロック信号ＣＬ
Ｋの１繰返し周期だけ遅延されている。もつと詳−にの
べると、遅延回路６５は、第１乃至第４フリツプフロツ
プ６６．６７．６８．及び６９を有する。第１のフリッ
プフロップ６６は、ディジタル誤差信号Ｅ　（ｍ）の同
相誤差成分Ｅｐ（ｍ）を再生されたクロック信号ＣＬＫ
に同期して遅延し、遅延された誤差信号Ｅ（ｍ−１）の
遅延された同相誤差成分Ｅｐ（ｍ−１）を出力する。同
様に、第２のフリップフロップ６７は、ディジタル誤差
信号Ｅ　（ｍ）の直交誤差成分Ｅｐ（ｍ）を再生された
クロック信号ＣＬＫに同期して遅延し、遅延された誤差
信号Ｅ（ｍ−１）の遅延された直交誤差成分ＥＱ（ｍ−
１）を出力する。第３及び第４フリツプフロツプ６８及
び６９は、再生されたデータ系列Ｄ　（ｍ）の同相及び
直交データ成分Ｄｐ（ｍ）及びＤｑ（ｍ）を再生された
クロック信号ＣＬＫに同期して遅延し、遅延されたデー
タ系列Ｄ（ｍ−１）の遅延された同相及び遅延された直
交データ成分Ｄｐ（ｍ−１）及びＤｑ（ｍ−１）を出力
する。

遅延されたデータ系列Ｄ（ｍ−１）’、遅延された誤差
信号Ｅ（ｍ−１）、再生されたデータ系列Ｄ　（ｍ）　
、及びディジタル誤差信号Ｅ　（ｍ）は、複数の入力信
号として排他的論理回路７０に供給される。排他的論理
回路７０は、入力信号の排他的論理動作を実行し、相関
信号を出力する。排他的論理回路７０は、第１乃至第９
の排他的ＯＲゲート７１，７２，７３，７４，７５，７
６．７７゜７８、及び７９と、第１乃至第３の排他的Ｎ
ＯＲゲート８１，８２．及び８３とを有する。もつと詳
細に述べれば、第１の排他的ＯＲゲート７１は、同相誤
差成分Ｅｐ（ｍ）と同相データ成分Ｄｐ（ｍ）の排他的
ＯＲ動作を実行し、第１の相関信号Ｐ　「（０）を出力
する。従って、第１の相関信号Ｐｒ（０）は、次式によ
り与えられ得る。。

Ｐｒ　（０）−Ｅｐ　（ｍ）■Ｄｐ（ｍ）。

同様に、第２の排他的ＯＲゲート７２は、直交誤差成分
Ｅｑ（ｍ）及び直交データ成分Ｄｑ（ｍ）の排他的ＯＲ
動作を実行し、第２の相関信号Ｑ「（０）を出力する。

第２の相関信号Ｑｒ（０）は次式により与えられる。

Ｑｙ　　（０）−Ｅｑ　　（ｍ）＄Ｄｑ　　（ｍ）。

同様に、第３の排他的ＯＲゲート７３は、直交誤差成分
Ｅｑ（ｍ）及び同相データ成分Ｄｐ　（ｍ）の排他的Ｏ
Ｒ動作を実行し、第３の相関信号Ｑｄ（０）を出力する
。第３の相関信号Ｑｄ　（０）は次式により与えられる
。

Ｑｄ　（０）−Ｅｑ　（ｍ）＄Ｄｐ　（ｍ）。

第１排他的ＮＯＲゲート８１は、同相誤差成分Ｅｐ（ｍ
）と直交データ成分Ｄｑ　（ｍ）の排他的ＮＯＲ動作を
実行し、第４の相関信号Ｐｄ　（０）を出力する。第４
の相関信号Ｐｄ（０）は次式により与えられる。

Ｐｄ　　（＜））−Ｅｐ　　（ｍ）ＯＤｑ（ｍ）。

このように、第４、第５、及び第６の排他的ＯＲゲート
７４．７５．及び７６と、第２の排他的ＮＯＲゲート８
２は、下記の式で与えられる第５゜第６．第７．及び第
８の相関信号Ｐｒ（−１）。

Ｑｒ　（−１）、Ｑｄ　（−１）、及びＰｄ　（−１）
を出力する。

Ｐｒ　（−１）−Ｅｐ　（ｍ−１）ｅＤｐ（ｍ）。

Ｑｒ　（−１）−Ｅｑ　（ｍ−１）　ｅＤｑ　（ｍ）。

Ｑｄ　（−１）＝Ｅｑ　（ｍ−１）ｅＤｐ（ｍ）。

Ｐ　ｒ　（−１）−Ｅｐ　（ｍ−１）ＯＤｑ　（ｍ）。

同様に、第７、第８、及び第９の排他的ＯＲゲート７７
．７８．及び７９と、第３の排他的Ｎ。

Ｒゲート８３は、下記の式に示される第９．第１゜、第
１１．及び第１２の相関信号Ｐｒ（１）、Ｑｒ　（１）
、Ｑｄ　（１）、及びＰｄ　（１）を出力する。

Ｐｒ　　（１）−Ｅｐ　　（ｍ）　　ｅＤｐ（ｍ−１）
。

Ｑｒ　　（１）＝Ｅｑ　　（ｍ）＄Ｄｑ　　（ｍ−１）
。

Ｑｄ　　（１）−Ｅｑ　　（ｍ）ｅＤｐ　（ｍ−１）。

Ｐｄ　　（１）−Ｅｐ　（ｍ）ＯＤｑ（ｍ−１）。

第３及び第４の相関信号Ｑｄ　（０）及びＰｄ（０）を
除いた他の相関信号は、積分回路６４に供給される。

復調されたベースバンド信号の同相及び直交成分Ｂｐ及
びＢｑは、上記したように、搬送波再生回路５７に供給
されているけれども、復調されたベースバンド信号の同
相及び直交成分Ｂｐ及びＢｑは、必ずしも搬送波再生回
路５７に供給されなくとも良い。この場合には、第３及
び第４の相関信号Ｑｄ　（０）及びＰｄ　（０）が、復
調されたベースバンド信号の同相及び直交成分Ｂｐ及び
Ｂｑの代わりに使用される。

第１図に戻って、積分回路６４は第１乃至第５の再設定
可能な積分器９１，９２．９３，９４゜及び９５を有す
る。第１の再設定可能な積分器９１は、第１及び第２の
抵抗器１０１及び１０２を介して、第１及び第２の排他
的ＯＲゲート７１及び７２に結合されている。同様に、
第２の再設定可能な積分器９２は、第３及び第４の抵抗
器１０３及び１０４を介して、第４及び第５の排他的Ｏ
Ｒゲート７４及び７５に結合されている。第３の再設定
可能な積分器９３は、第５及び第６抵抗器１０５及び１
０６を介して、第６排他的ＯＲゲート７６及び第２の排
他的ＮＯＲゲート８２に結合されている。第４の再設定
可能な積分器９４は、第７及び第８の抵抗器１０７及び
１０８を介して、第７及び第８の排他的ＯＲゲート７７
及び７８に結合されている。第５の再設定可能な積分器
９５は、第９及び第１０の抵抗器１０９及び１１０を介
して、第９の排他的ＯＲゲート７９及び第３の排他的Ｎ
ＯＲゲート８３に結合されている。

一対の第１及び第２の抵抗器１０１及び１０２は、第１
相関信号Ｐ　ｒ　（０）及び第２の相関信号Ｑｒ（０）
を結合して、第１の結合信号ＥＲ（０）ｊ出力する。よ
って、第１の結合信号Ｅ　Ｒ（０）は次式により与えら
れる。

ＥＲ（０）　−Ｐ　ｒ（０）　＋Ｑ　ｒ（０）＝Ｅｐ（
Ｉｌ）　ｅＤｐ（ａ＋） ＋　Ｅ　ｑ　（ｍ）ＯＤ　ｑ　（ｍ）。

同様に、他の一対の第３及び第４の抵抗器１０３及び１
０４は、第４の相関信号Ｐ　ｒ　（−１）及び第５相関
信号Ｑ　ｒ　（−１）を結合し、次式により与えられる
第２の結合された信号Ｅ　Ｒ（−１）を出力する。

Ｅ　Ｒ（−１）＝　Ｐ　ｒ　（−１）＋　Ｑ　ｒ　（−
１）＝　Ｅ　ｐ　（＋ａ−１）　ｅｉ３　Ｄ　ｐ　（ｍ
）＋　Ｅ　ｑ　（ｍ−１）　ＩＥＥ）Ｄ　Ｑ　（ｍ）　
。

このようにして、第５及び第６の抵抗器１０５及び１０
６．第７及び第８の抵抗器１０７及び１０８、そして第
９及び第１０の抵抗器１０９及び１１０の対は、それぞ
れ、次式で与えられる第３゜第４．及び第５の結合され
た信号Ｅ　Ｉ　（−１）、　　Ｅ　Ｒ（１）、及びＥ　
Ｉ　（１）を出力する。

Ｅ　Ｉ　（−１）　−Ｑ　ｄ　（−１）＋　Ｐ　ｄ　（
−１）＝　Ｅ　ｑ　（−１）ｅＤ　ｐ　（ｍ）＋　Ｅ　
ｐ　（−１）ＯＤ　ｑ　（ｍ）　。

ＥＲ（１）　　−Ｐ　　ｒ　（１）　　＋Ｑ　ｒ　（１
）＝　Ｅ　ｐ　（ＩＩｌ）　　ｅＤ　ｐ　（ｍ−１）＋
　Ｅ　ｑ　（Ｉｌ）　　ＯＤ　ｑ　（ｍ−１）　　。

Ｅ　Ｉ（１）＝Ｑｄ（１）　＋ｐｄ（＋）＝　Ｅ　ｑ　
（ｍ）　　ＩＥＥ）　Ｄ　ｐ　（ｎ＋−１）＋Ｅｐ（ｍ
）　　ＯＤ　ｑ　（＋ａ−１）　　。

第１乃至第５の再設定可能な積分器９１〜９５は非同期
検出回路６２に結合されている。非同期状態信号ＡＳＹ
が、非同期検出器６２から第１乃至第５の再設定可能な
積分器９１〜９５に与えられる場合、第１の再設定可能
な積分器９１は論理“１”レベルに再設定され、論理“
１°レベルに維持される。他の積分器９１〜９３の各々
は、論理“０”レベルに再設定される。一方、非同期状
態信号ＡＳＹが存在しない場合には、積分器９１乃至９
５の各々は、結合された信号ＥＲ（０）、ＥＲ（−１）
、　　Ｅ　Ｉ　（−１）、　Ｅ　Ｒ（１）及びＥ　Ｉ　
（Ｌ）の各々の時間平均を行い、各結合された信号から
不要なノイズ成分を除去する。とにかく、第１乃至第５
の積分器９１〜９５は制御可能なタップ利得Ｃ（０）　
、　　Ｃ（−１）、及びＣ（＋１）を出力する。

第１乃至第１０の抵抗器１０１〜１１０は、上述したよ
うに、各一対の相関信号を結合するために使用されてい
る。しかしながら、ＯＲゲートが、第１乃至第１０の抵
抗器１０１〜１１０の代わりに使用されても良い。

これにより、制御可能なタップ利得Ｃ（Ｏ）。

Ｃ（−１）、及びＣ（＋１）が、式（１）で与えられる
ゼロ・フォーシングアルゴリズムによって決定されるこ
とが分かる。

既に述べたように、従来の相関検出回路は、再生された
クロック信号ＣＬＫに同期して作動する。

再生されたクロック信号ＣＬＫは変調速度と等しいクロ
ック周波数を持つ。従って、従来の相関検出回路は先に
指摘したような欠点を持つ。

第３図を参照すると、本発明の第１の実施例による相関
検出回路６３′は、同様の参照符号によって示された同
様な部品を有する。図示された相関検出回路６３′は、
第１図に示したような適応型等化システムに用いられる
。

図示された相関検出回路６３′は、因子１／２によって
再生されたクロック信号ＣＬＫを分周する分周器１１１
を有している。分周器１１１は分周されたクロック信号
ＣＬＫ／２を出力する。分周されたクロック信号ＣＬＫ
／２はクロック周波数の１７２に等しい分周されたクロ
ック周波数をもつ。分周器１１１は、ディジタル誤差信
号Ｅ（ｍ）及び再生されたデータ系列Ｄ　（ＩＩｌ）が
供給される直並列変換器１２０に結合される。直並列変
換器１２０は、分周されたクロック信号ＣＬＫ／２に同
期して、ディジタル誤差信号Ｅ　（ｍ）及び再生された
データ系列Ｄ　（ｍ）を、第１及び第２の変換誤差信号
Ｅ　（２ｎ）及びＥ　２　（２ｎ−１）と、第１及び第
２の変換データ系列Ｄ　（２ｎ）及びＤ　（２ｎ−１）
とに変換するものである。第１及び第２の変換された誤
差信号Ｅ　（２ｎ）及びＥ（２ｎ−１）と第１及び第２
の変換されたデータ系列Ｄ　（２ｎ）及びＤ（２ｎ−１
）とは、信号線１３０を介して、排他的論理回路７０に
一纏めに入力信号として送られる。信号線１３０は、変
換された誤差信号と変換されたデータ系列とを排他的論
理回路７０に供給するための供給アレンジメントとして
働く。

もっと詳細にのべると、直並列変換器１’２（１は、第
１乃至第４の直並列変換ユニツ）１２２１，１２２．１
２３．及び１２４を有する。第１の直並列変換ユニット
１２１は、分周されたクロック信号ＣＬＫ／２に同期し
て、ディジタル誤差信号Ｅ（ｆｆｌ）の同相誤差成分Ｅ
　ｐ　（ｍ）を、第１及び第２の並列同相誤差成分Ｅ　
ｐ　（２ｎ）及びＥ　ｐ　（２ｎ−１）に変換する。第
２の直交並列変換器ユニット１２２は、分周されたクロ
ック信号ＣＬＫ／２に同期して、ディジタル誤差信号Ｅ
　（ｍ）の直交誤差成分Ｅ　ｑ　（＋）を、第１及び第
２の並列直交誤差成分Ｅ　ｑ　（２ｎ）及びＥ　ｑ　（
２ｎ−１）に変換する。第１及び第２の並列同相誤差成
分Ｅ　ｐ　（２ｎ）及びＥ　ｐ　（２ｎ−１）は、信号
線１３０を介して、第１及び第２の変換された誤差信号
Ｅ　（２ｎ）及びＥ　（２ｎ−１）の変換された同相誤
差成分として、排他的論理回路７０に送られる。同様に
、第１及び第２の並列直交誤差成分Ｅ　Ｑ　（２ｎ）及
びＥ　ｑ　（２ｎ−１）は、信号線１３０を介して、第
１及び第２の変換された誤差信号Ｅ　（２ｎ）及びＥ　
（２ｎ−１）の変換された直交誤差成分として、排他的
論理回路７０に送られる。第１及び第２の直並列変換ユ
ニット１２１及び１２２は、それぞれ、同相及び直交誤
差直並列変換アレンジメントと呼ばれる。

同様に、第３の直並列変換ユニット１２３は、分周され
たクロック信号ＣＬＫ／２に同期して、再生されたデー
タ系列Ｄ　（ｍ）の同相データ成分Ｄｐ　（ｍ）を、第
１及び第２の並列同相データ成分Ｄｐ　（２ｎ）及びＤ
　ｐ　（２ｎ−１）に変換する。第４の直並列変換ユニ
ット１２４は、分周されたクロック信号ＣＬＫ／２に同
期して、再生されたデータ系列Ｄ（ｍ）の直交データ成
分Ｄ　ｑ　（１１）を、第１及び第２の並列直交データ
成分Ｄ　ｑ　（２ｎ）及びＤ　ｑ　（２ｎ−１）に変換
する。第１及び第２の並列同相データ成分Ｄｐ　（２ｎ
）及びＤ　ｐ（２ｎ−１）は、信号線１３０を介して、
第１及び第２の変換されたデータ系列Ｄ　（２ｎ）及び
Ｄ　（２ｎ−１）の変換された同相データ成分として、
排他的論理回路７０に送られる。同様に、第１及び第２
の並列直交データ成分Ｄ　ｑ　（２ｎ）及びＤ　Ｑ　（
２ｎ−１）は、信号線１３０を介して、第１及び第２の
変換されたデータ系列Ｄ　（２ｎ）及びＤ　（２ｎ−１
）の変換された直交データ成分として、排他的論理回路
７０に送られる。第３及び第４の変換ユニット１２３及
び１２４は、それぞれ、同相及び直交データ直並列変換
アレンジメントと呼ばれる。

第４図を参照すれば、第１すなわちトップの行に沿って
、再生されたクロック信号ＣＬＫを示す。

第２の及び第３行に沿って、それぞれ、ディジタル誤差
信号Ｅ　（ｍ）及び再生されたデータ信号系列Ｄ　（ａ
＋）を示す。第４行に沿って、分周されたクロック信号
ＣＬＫ／２をが示されている。第５行乃至第８行に沿っ
て、第１及び第２の変換された誤差信号Ｅ　（２ｎ）及
びＥ　（２ｎ−１）と、第１及び第２の変換されたデー
タ系列Ｄ　（２ｎ）及びＤ　（２ｎ−１）とを示してい
る。

ディジタル誤差信号Ｅ　（ｍ）は、例えば、第（２に−
１）のタイムスロット（２に−１）の第（２に−１）の
誤差要素Ｅ　（２に−１）、第２にのタイムスロット２
にの第２にの誤差要素Ｅ　（２ｋ）、第（２に＋１）の
タイムスロット（２に＋１）の第（２に＋１）番目の誤
差要素Ｅ　（２に＋１）のような誤差要素の系列から構
成される。ここで、ｋは整数を表す。同様に、再生され
たデータ系列Ｄ　（１１）は、第（２に−１）のタイム
スロット（２に−１）の第（２に−１）のデータ要素Ｄ
　（２に−１）、第２にのタイムスロット２にの第２に
のデータ要素Ｄ　（２ｋ）、第（２に＋１）のタイムス
ロット（２に＋１）の第（２に＋Ｌ）のデータ要素Ｄ　
（２に＋１）のようなデータ要素の系列から構成される
。

第１の変換された誤差信号Ｅ　（２ｎ）は、第（２に−
２）のタイムスロット（２に−２）の第、（２に−２）
の誤差要素Ｅ（２に−２＞、第２にのタイムスロット２
にの第２にの誤差要素Ｅ　（２ｋ）、第（２に＋２）の
タイムスロット（２に＋２）の第（２に＋２）の誤差要
素Ｅ　（２に＋２）のように偶数番号と等゛しい番号の
各タイムスロットをもつ変換された誤差要素の系列から
構成される。同様に、第２の変換された誤差信号Ｅ　（
２ｎ−１）は、第（２に−３）のタイムスロット（２に
−３）の第（２に−３）の誤差要素Ｄ　（２に−３）、
（２に−１）番目のタイムスロット（２に−１）の第（
２に−１）の誤差要素Ｄ　（２に−１）、第（２に＋１
）のタイムスロット（２に＋１）の第（２に＋１）の誤
差要素Ｅ　（２に十ｌ）のように偶数番号と等しい番号
の各タイムスロットをもつ変換された誤差要素の系列か
ら構成される。また、同様に、第１の変換されたデータ
系列Ｄ　（２ｎ）は、第一（２に−２）のタイムスロッ
ト（２に−２）の第（２に−２）のデータ要素Ｄ　（２
に−２）、第２にのタイムスロット２にの第２にのデー
タ要素Ｄ　（２ｋ）、第（ｋ＋２）のタイムスロット（
２に＋２）の第（２に＋２）のデータ要素Ｄ　（２に＋
２）のように、偶数一番号と等しい番号の各タイムスロ
ットをもつ変換されたデータ要素の系列から構成される
。第２の変換されたデータ系列Ｄ　（２ｎ−１）は、第
（２に−３）のタイムスロット（２に−３）の第（２に
−３）のデータ要素Ｄ　（２に−３）、第（２に一１’
）のタイムスロット（２に−１）の第（２に一■＞のデ
ータ要素Ｄ　（２に−１）、第（２に＋１）のタイムス
ロット（２に＋１）の第（２に＋１）のデータ要素Ｄ　
（２に＋１）のように、奇数番号と等しい番号の各タイ
ムスロットをもつ変換されたデータ要素の系列から構成
される。

第１の変換された誤差信号Ｅ　（２ｎ）の変換された同
相誤差成分Ｅ　ｐ　（２ｎ）は、第１及び第７の排他的
ＯＲゲート７１及び７７と、第１及び第３の排他的ＮＯ
Ｒゲート８１及び８３とに供給される。第２の変換され
た誤差信号Ｅ　（２ｎ−１）の変換された同相誤差成分
Ｅ　ｐ（２ｎ−１）は、第４の排他的ＯＲゲート７４と
第２の排他的ＮＯＲゲート８２に供給される。第１の変
換された誤差信号Ｅ　（２ｎ）の変換された直交誤差成
分Ｅ　ｑ　（２ｎ）は、第２．第３．第８゜及び第９の
排他的ＯＲゲート７２，７３，７８゜及び７９に供給さ
れる。第２の変換された誤差信号Ｅ　（２ｎ−１）の変
換された直交誤差成分Ｅ　ｑ　（２ｎ−１）は、第５及
び第６の排他的ＯＲゲート７５及び７６に供給される。

同様に、第１の変換されたデータ信号系列Ｄ　（２ｎ）
の変換された同相データ成分Ｄｐ　（２ｎ）は、第１．
第３．第４．及び第６の排他的ＯＲゲート７１，７３，
７４．及び７６°に供給される。第２の変換されたデー
タ信号Ｄ　（２ｎ−１）の変換された同相データ成分Ｄ
　ｐ　（２ｎ−１）は、第７及び第９の排他的ＯＲゲー
ト７７及び７９に供給される。第１の変換されたデータ
系列Ｄ　（２ｎ）の変換された直交データ成分Ｄ　ｑ　
（２ｎ）は、第２．及び第５の排他的ＯＲゲート７２．
及び７５と、第１及び第２の排他的ＮＯＲゲート８１及
び８２に供給される。第２の変換されたデータ系列Ｄ　
（２ｎ−１）の変ｉされた直交データ成分 Ｄ　ｑ　（２０−１）は、第８の排他的ＯＲゲート７８
と第３の排他的ＮＯＲゲート８３に供給される。

従って、第１乃至第３の排他的ＯＲゲート７１〜７３と
第１の排他的ＮＯＲゲート８１とは、次式で与えられる
第１乃至第４の相関信号Ｐ’　　ｒ（０）、Ｑ′　ｒ（
０）、Ｑ’　ｄ（０）、及びＰ’ｄ（０）を出力する。

Ｐ　’　　ｒ　（０）　＝　Ｅ　ｐ　（２ｎ）ｅＤ　ｐ
　（２ｎ）、Ｑ’　　ｒ　（０）　−Ｅ　Ｑ　（２ｎ）
ｅＤ　ｑ　（２ｎ）、Ｑ　’　ｄ　（０）　＝　Ｅ　ｑ
　（２ｎ）ｅＤ　ｐ　（２ｎ）、Ｐ　’　ｄ　（０）　
＝　Ｅ　ｐ　（２ｎ）ＯＤ　ｑ　（２ｎ）。

同様に、第４〜第６の排他的ＯＲゲート７４〜７６と第
２の排他的Ｎ０Ｒ８２は、下記に示される第５〜第８の
相関信号Ｐ’　　ｒ　（−１）、　Ｑ’　　ｒ　（−１
）。

Ｑ’　ｄ（−１）、及びＰ’ｄ（−１）を出力する。

Ｐ　’　　ｒ　（−１）＝　Ｅ　ｐ　（２ｎ−１）＄　
Ｄ　ｐ（２ｎ）、Ｑ’　　ｒ　（−１）　−Ｅ　ｑ　（
２ｎ−１）ｅＤ　ｑ　（２ｎ）、Ｑ　’　　ｄ　（−１
）　−Ｅ　ｑ　（２ｎ−１）ｅＤ　ｐ　（２ｎ）、Ｐ　
’　　ｄ　（−１）　＝　Ｅ　ｐ　（２ｎ−１）ＯＤ　
ｑ（２ｎ）。

同様に、第７乃至第９排他的ＯＲゲート７７〜７９と第
３の排他的Ｎ０Ｒ８３は、下記に示される第９乃至第１
２の相関信号ｐ’　　ｒ（ｔ）　Ｉ　Ｑ’　　ｒ（１）
　、　Ｑ’　ｄ　（１）　、及びＰ’ｄ（１）を出力す
る。

Ｐ’　　ｒ　（１）　＝　Ｅ　ｐ　（２ｎ）ｅＤ　ｐ　
（２ｎ−１）、Ｑ　’　　ｒ　（１）　＝　Ｅ　ｑ　（
２ｎ）＄　Ｄ　ｑ　（２ｎ−１）、Ｑ’　ｄ　（１）　
＝　Ｅ　Ｑ　（２ｎ）ｅＤ　ｐ（２ｎ−１）、Ｐ’　ｄ
　（１）　＝　Ｅ　ｐ　（２ｎ）ｅＤ　ｑ（２ｎ−１）
。

相関検出回路６３′が、第２図に示されるような相関検
出回路６３の代わりに用いられるとき、利得制御回路３
８は、次式で与えられる制御可能なタップ利得Ｃ（ｊ、
に＋１）を出力する。

Ｈ′ Ｃ（ｊ、に＋１）　−Ｃ（ｊ、ｋ）−Δ［ｓｇｎ　ＩΣ
Ｄ”　（２に−ｊ）ｘ　Ｅ　（２ｋ））］　　　　　・
・・（１′）ここで　Ｈｒ　は正の整数である。

もし、正の整数Ｈ′が大きいなら、式（１′）の右辺の
第２項は、式（１）のそれと殆ど等しくなる。正の整数
Ｈ′は、積分回路６４の時定数に対応している。この時
定数は、−船釣に長い。

図示された相関検出回路６３′は、分周器１１１を除き
、分周されたクロック周波数と等しい動作速度をもつ。

もし、動作速度が最大ＣＭＯＳ動作速度よりも高いくな
いなら、相関検出回路６３′は、分周器１１１を除いて
は、ＣＭＯ８回路からなるＬＳＩにより形成することが
できる。従って、相関検出回路６３′を、小型で、且つ
、消費電力の低いものとすることが可能である。

次に、相関検出回路６３′のより一般的な回路構成につ
いて説明する。トランスバーサルフィルタかにタップを
もっと仮定しよう。ここで、Ｋは（２Ｍ＋１）に等しい
予め定められた正の整数を表し、ここでＭは第１の予め
定められた自然数を表す。この場合、分周器１１１は因
子１／Ｎによって再生されたクロック信号を分周するた
めのものである。ここで、Ｎは第１の予め定められた自
然数Ｍに１を加えた数量上の第２の予め定められた自然
数を表す。直並列変換器１２０は第１乃至第りの変換さ
れた誤差信号と第１乃至第りの変換されたデータ系列を
発生する。ここで、Ｌは第２の予め定められた自然数Ｎ
に等しい自然数を表す。

また、復調器５５がディジタル誤差信号の同相及び直交
誤差成分と再生されたデータ系列の同相及び直交データ
系列を発生するものと仮定しよう。

この場合、排他的論理回路７０は、予め定められた正の
整数にの４倍に等しい数の複数の排他的論理ゲートを有
する。排他的論理ゲートの各々は、変換された誤差信号
の変換された同相及び直交誤差成分の選択された１つと
変換されたデータ系列の変換された同相及び直交データ
成分の選択された１つとに応答して、相関信号の選択さ
れた１つを発生するためのものである。

第５図を参照すると、本発明の第２実施例による相関検
出回路６３ａは、同一の参照符号によって図示される同
様な部品を有する。図示された相関検出回路６３ａは、
トランスバーサルフィルタが７つのタップをもつ適応型
等化システムに用いられる。

相関検出回路６３ａは分周器１１１に結合され、ディジ
タル誤差信号Ｅ　（ｍ）及び再生されたデータ系列Ｄ　
（ａ＋）が供給される直列並列変換器１２０ａを有する
。直列並列変換器１２０ａは、ディジタル誤差信号Ｅ　
（ｇ）及び再生されたデータ系列Ｄ　（１１）を分周さ
れたクロック信号ＣＬＫ／２に同期して第１乃至第４の
変換された誤差信号Ｅ（２ｎ）、Ｅ　（２ｎ−１）　、
Ｅ　（２ｎ−２）　、及びＥ　（２ｎ−３）と第１乃至
第４の変換されたデータ系列Ｄ２ｎ）　、Ｄ（２ｎ−１
）　、Ｄ　（２ｎ−２）　、及びＤ　（２ｎ−３）に変
換するためのものである。第１乃至第４の変換された誤
差信号Ｅ　（２ｎ）　〜Ｅ　（２ｎ−３）と第１乃至第
４の変換されたデータ系列Ｄ　（２ｎ）　〜Ｄ　（２ｎ
−３）は信号線１３０ａを介して排他的論理回路７０ａ
に一まとめにして入力信号として送出される。

もっと詳細に述べると、直列並列変換器１２０ａは、第
１乃至第４の直列並列変換ユニット１２１〜１２４に加
えて第１乃至第８のフリップフロップ１３１．１３２．
１３３．１３４．１３５．１３６．１３７、及び１３８
を有する。第１及び第２のフリップフロップ１３１及び
１３２は、第１の直列並列変換ユニット１２１に結合さ
れ、それぞれ、第１及び第２の並列同相誤差成分Ｅｐ（
２ｎ）及びＥ　ｐ　（２ｎ−１）を分周されたクロック
信号ＣＬＫ／２に同期して遅延し、第１及び第２の遅延
された同相誤差成分Ｅ　ｐ　（２ｎ−２）及びＥ　Ｔ）
　（２ｎ−３）を発生する。第１及び第２のフリップフ
ロップ１３１及び１３２は、同相誤差遅延アレンジメン
トと呼ばれる。第１及び第２の並列同相誤差成分Ｅｐ（
２ｎ）及びＥ　ｐ　（２ｎ−１）及び第１及び第２の遅
延された同相誤差成分Ｅ　ｐ　（２ｎ−２）及びＥ　ｐ
　（２ｎ−３）は、信号線１３０ａを介して排他的論理
回路７０ａに第１及び第４の変換された誤差信号Ｅ　（
２ｎ）〜Ｅ　（２ｎ−３）の変換された同相誤差成分と
して送出される。同様に、第３及び第４のフリップフロ
ップ１３３及び１３４は、第２の直列並列変換ユニット
１２２に結合され、それぞれ、第１及び第２の並列直交
誤差成分ＥＱ（２ｎ）及びＥ　ｑ　（２ｎ−１）を分周
されたクロック信号ＣＬＫ／２に同期して遅延し、第１
及び第２の遅延された直交誤差成分Ｅ　ｑ　（２ｎ−２
）及びＥ　Ｑ　（２ｎ−３）を発生する。第３及び第４
のフリップフロップ１３１及び１３２は、直交誤差遅延
アレンジメントと呼ばれる。第１及び第２の並列直交誤
差成分ＥＱ（２ｎ）及びＥ　ｑ　（２ｎ−１）及び第１
及び第２の遅延された直交誤差成分Ｅ　ｑ　（２ｎ−２
）及びＥ　ｑ　（２ｎ−３）は、信号線１３０ａを介し
て排他的論理回路７０ａに第１及び第４の変換された誤
差信号Ｅ（２ｎ）〜Ｅ　（２ｎ−３）の変換された直交
誤差成分として送出される。

同様に、第５及び第６のフリップフロップ１３５及び１
３６は、第３の直列並列変換ユニット１２３に結合され
、それぞれ、第１及び第２の並列同相データ成分Ｄｐ（
２ｎ）及びＤｐ　（２ｎ−１）を分周されたクロック信
号ＣＬＫ／２に同期して遅延し、第１及び第２の遅延さ
れた同相データ成分Ｄ　ｐ　（２ｎ−２）及びＤｐ　（
２ｎ−３）を発生する。第５及び第６のフリップフロッ
プ１３５及び１３６は、同相データ遅延アレンジメント
と呼ばれる。

第１及び第２の並列同相データ成分Ｄｐ（２ｎ）及びＤ
　Ｉ）　（２ｎ−１）及び第１及び第２の遅延された同
相データ成分Ｄｐ（２ｎ−２）及びＤｐ　（２ｎ−３）
は、信号線１３０ａを介して排他的論理回路７０ａに第
１及び第４の変換されたデータ系列Ｄ　（２ｎ）〜Ｄ　
（２ｎ−３）の変換された同相データ成分として送出さ
れる。第７及び第８のフリップフロップ１３７及び１３
８は、第４の直列並列変換ユニット１２４に結合され、
それぞれ、第１及び第２の並列直交データ成分Ｄｑ（２
ｎ）及びＤ　ｑ　（２ｎ−１）を分周されたクロック信
号ＣＬＫ／２に同期して遅延し、第１及び第２の遅延さ
れた直交データ成分Ｄ　ｑ　２ｎ−２）及びＤＱ　（２
ｎ−３）を発生する。第７及び第８のフリップフロップ
１３７及び１３８は、直交データ遅延アレンジメントと
呼ばれる。第１及び第２の並列直交データ成分ＤＱ（２
ｎ）及びＤｑ　（２ｎ−１）及び第１及び第２の遅延さ
れた直交データ成分Ｄ　Ｑ　（２ｎ−２）及びＤ　Ｑ　
（２ｎ−３）は、信号線１３０ａを介して排他的論理回
路７０ａに第１及び第４の変換されたデータ系列Ｄ（２
ｎ）〜Ｄ（２ｎ−３）の変換された直交データ成分とし
て送出される。とにかく、直列並列変換器１２０ａは、
第１及び第４の変換された誤差信号Ｅ（２ｎ）〜Ｅ　（
２ｎ−３）と第１及び第４の変換されたデータ系列Ｄ　
（２ｎ）　〜Ｄ　（２ｎ−３）を発生する。

排他的論理回路７０ａは、第１乃至第９の排他的ＯＲゲ
ート７１〜７９と第１乃至第３の排他的ＮＯＲゲート８
１〜８３に加えて、第１０乃至第２１の排他的ＯＲゲー
ト１４０．１４１．１４２．１４３．１４４．１４５．
１４６．１４７．１４８．１４９．１５０及び１５１と
第４乃至第７の排他的ＮＯＲゲート１５４．１５５．１
５６、及び１５７を有する。

第１表は、制御可能なタップ利得Ｃ（０）、Ｃ（−１）
　、Ｃ（−２）　、Ｃ（−３）　、Ｃ（１）、Ｃ（２）
　、及びＣ（３）を得るための第１乃至第４の変換され
た誤差信号Ｅ　Ｃ２ｎ）　〜Ｅ　（２ｎ−３）と第１及
び第４の変換されたデータ信号Ｄ（２ｎ）〜Ｄ　（２ｎ
−１）の組合わせを示す。第１表において、番号０．−
１．−２、−３．１．２、及び３はタップ番号を表す。

次ぎに、円に囲まれた番号に関して説明する。

第１表 排他的論理回路７０ａは組合わせの内円で囲まれた特別
の組合わせに従って第１乃至第２８の相関信号を発生す
る。もっと詳細には、第１乃至第３の排他的ＯＲゲート
７１〜７３及び第１の排他的ＮＯＲゲート８１は、次の
式で与えられる第１乃至第４の相関信号Ｐｒ　（０）　
、Ｑｒ　（０）、Ｑｄ（０）、及びＰｄ　（０）を発生
する。

Ｐ　ｒ　（０）　＝　Ｅ　ｐ　（２ｎ）　ｅｉ３Ｄ　ｐ
　（２ｎ）　。

Ｑｒ　（０）　＝Ｅｑ　（２ｎ）　＄Ｄｑ　（２ｎ）　
。

Ｑ　ｄ　（０）　＝　Ｅ　ｑ　（２ｎ）　＄Ｄ　ｐ　（
２ｎ）　。

ｐ　ｄ（０）　−Ｅ　ｐ　（２ｎ）　ＯＤ　ｑ　（２ｎ
）　。

第４乃至第６の排他的ＯＲゲート７４〜７６及び第２の
排他的ＮＯＲゲート８２は、次の式で与えられる第５乃
至第８の相関信号Ｐ　ｒ　（−１）、Ｑ　ｒ　（−１）
　、Ｑ　ｄ−（−１）　、及びＰｄ（−１）を発生する
。

Ｐ　ｒ　　（−１）　＝　Ｅ　ｐ　（２ｎ−１）　＄Ｄ
　ｐ　（２ｎ）　。

Ｑ　ｒ　（−１）、　−Ｅ　ｑ　（２ｎ−１）　＄Ｄ　
ｑ　（２ｎ）　。

Ｑ　ｄ　（−１）　−Ｅ　ｑ　　（２ｎ−１）■ＤＩ）
（２ｎ）。

Ｐ　ｄ　（−１）　＝　Ｅ　ｐ（２ｎ−１）○ＤＱ（２
ｎ）。

第７乃至第９の排他的ＯＲゲート７７〜７９及び第３の
排他的ＮＯＲゲート８３は、次の式で与えられる第９乃
至第１０の相関信号Ｐｒ（１）、Ｑｒ　（１）　、Ｑｄ
　（１）　、及びＰｄ　（１）を発生する。

Ｐ　ｒ　　（１）　＝Ｅｐ　　（２ｎ）　ｅＤｐ　（２
ｎ−１）　。

Ｑｒ　（１）　−Ｅｑ　　（２ｎ）ＯＤ　ｑ　　（２ｎ
−１）　。

Ｑｄ　（１）　＝Ｅｑ　　（２ｎ）　＄Ｄｐ　　（２ｎ
−１）　。

Ｐｄ　　（１）　　＝Ｅｐ　　（２ｎ）　　ＯＤｑ　　
（２ｎ−１）　　。

第１０乃至第１２の排他的ＯＲゲート１４０〜１４２及
び第４の排他的ＮＯＲゲート１５４は、次の式で与えら
れる第１３乃至第１６の相関信号Ｐ　ｒ　（−２）　、
Ｑ　ｒ　（−２）　、Ｑｄ　（−２）　、及びＰｄ（−
２）を発生する。

Ｐ　ｒ　（−２）　＝　Ｅ　ｐ　（２ｎ−２）■Ｄｐ（
２ｎ）。

Ｑ　ｒ　（−２）　−Ｅ　ｑ　（２ｎ−２）ＯＤＱ（２
ｎ）。

Ｑ　ｄ　（−２）　−Ｅ　ｑ　（２ｎ−２）■Ｄｐ（２
ｎ）。

Ｐ　ｄ　（−２）　−Ｅ　ｐ　（２ｎ−２）　ＯＤ　Ａ
　（２ｎ）　。

第１３乃至第１５の排他的ＯＲゲート１４３〜１４５及
び第５の排他的ＮＯＲゲート１５５は、次の式で与えら
れる第１７乃至第２１の相関信号Ｐｒ　（２）　、Ｑｒ
　（２）　、Ｑｄ　（２）　、及びＰｄ（２）を発生す
る。

Ｐ　ｒ　（２）　−Ｅｐ　（２ｎ）ＯＤ　ｐ　（２ｎ−
２）　。

Ｑｒ　（２）　−Ｅｑ　（２ｎ）ＯＤ　Ｑ　（２ｎ−２
）　。

Ｑｄ　（２）　−Ｅｑ　（２ｎ）のＤ　ｐ（２ｎ−２）
　。

Ｐｄ　（２）　−Ｅｐ　（２ｎ）　ＯＤｑ　（２ｎ−２
）　。

第１６乃至第１８の排他的ＯＲゲート１４６〜１４８及
び第６の排他的ＮＯＲゲート１５６は、次の式で与えら
れる第２１乃至第２４の相関信号Ｐ　ｒ　（−３）　、
Ｑ　ｒ　（−３）　、Ｑｄ　（−３）　、及びＰｄ（−
３）を発生する。

Ｐ　ｒ　（−４）　−Ｅ　ｐ　（２ｎ−３）■Ｄｐ（２
ｎ）。

Ｑ　ｒ　（−３）　−Ｅ　ｑ　（２ｎ−３）ＯＤｑ（２
ｎ）。

Ｑ　ｄ　（−３）　−Ｅ　ｑ　（２ｎ−３）■Ｄｐ（２
ｎ）。

Ｐ　ｄ　（−３）　＝　Ｅ　ｐ　（２ｎ−８）　ＯＤ　
ｑ　（２ｎ）　。

第１９乃至第２１の排他的ＯＲゲート１４９〜１５１及
び第７の排他的ＮＯＲゲート１５７は、次の式で与えら
れる第２５乃至第２８の相関信号Ｐｒ　（３）　、Ｑｒ
　（３）　、Ｑｄ　（３）　、及びＰｄ（３）を発生す
る。

Ｐ　ｒ　（３）　＝Ｅｐ　（２ｎ）　＄Ｄｐ　（２ｎ−
３）　。

Ｑ″ｒ（３）　−Ｅｑ　（２ｎ）ＯＤ　Ｑ　（２ｎ−３
）　。

Ｑ　ｄ　（３）　＝　Ｅ　ｑ　（２ｎ）　＄Ｄ　ｐ　（
２ｎ−３）　。

Ｐｄ　（３）　＝Ｅｐ　（２ｎ）　ＯＤＱ　（２ｎ−３
）　。

他の組合わせが可能である。例えば、第２の変換された
誤差信号Ｅ　（２ｎ−１）と第２の変換されたデータ系
列Ｄ　（２ｎ−１）との組合わせが制御可能なタップ利
得Ｃ（０）を得るために第１の変換された誤差信号Ｅ（
２ｎ）と第１の変換されたデータ系列Ｄ（２ｎ）との組
合わせの代りに使用される。この場合、第１乃至第３の
排他的ＯＲゲート７１〜７３及び第１の排他的ＮＯＲゲ
ート８１は、次の式で与えられる第１乃至第４の相関信
号Ｐｒ　（０）　、Ｑｒ　（０）　、Ｑｄ　（０）　、
及びＰｄ（０）を発生する。

Ｐ　ｒ　（０）　＝　Ｅ　ｐ　（２ｎ−１）ＯＤ　ｐ（
２ｎ−１）　。

Ｑ　ｒ　（０）　−Ｅ　ｑ　（２ｎ−１）　ｅＤ　ｑ　
（２ｎ−１）　。

Ｑｄ　（０）　＝Ｅｑ　（２ｎ−１）ＯＤ　ｐ（２ｎ−
１）　。

Ｐ　ｄ　（０）　＝　Ｅ　ｐ　（２ｎ−１）　ＯＤ　Ｑ
　（２ｎ−１）　。

第６図において、変形された相関検出回路６３゛ａが、
第１乃至第４の相関信号Ｐｒ（０）、Ｑｒ　（０）　、
Ｑｄ　（０）　、及びＰｄ（０）Ｊ：関する式に従って
相関検出回路６３ａを変形することによって与えられる
。

相関検出回路６３ａの他の一般的な回路構成について説
明する。トランスバーサルフィルタかにタップをもつと
仮定しよう。ここで、Ｋは（２Ｍ＋１）に等しい予め定
められた正の整数を表し、ここでＭは第１の予め定めら
れた自然数を表す。この場合、分周器１１１は因子１／
Ｎによって再生されたクロック信号を分周するためのも
のである。ここで、Ｎは２以上の第２の予め定められた
自然数を表す。直並列変換器１２０ａは第１乃至第りの
変換された誤差信号と第１乃至第りの変換されたデータ
系列を発生する。ここで、Ｌは第１のｒめ定められた自
然数Ｍに１を加えた数量上の第３の予め定められた自然
数を表す。また、復調器５５がディジタル誤差信号の同
相及び直交誤差成分と再生されたデータ系列の同相及び
直交データ系列を発生するものと仮定しよう。この場合
、排他的論理回路７０ａは、予め定められた正の整数に
の４倍に等しい数の複数の排他的論理ゲ−４を有する。

排他的論理ゲートの各々は、変換された誤差信号の変換
された同相及び直交誤差成分の選択された１つと変換さ
れたデータ系列の変換された同相及び直交データ成分の
選択された１つとに応答して、相関信号の選択された１
つを発生するためのものである。

以上、本発明をそのいつくかの好ましい実施例について
説明したが、本発明を種々の他の方法で実施することが
できるのは当業者には明らかである。例えば、本発明は
、また、中間周波数バンドの上述した受信信号ＩＮの代
りに、上述した復調されたベースバンド信号の同相及び
直交成分Ｂｐ及びＢｑが供給されるトランスバーサルフ
ィルタにも適用できる。

［発明の効果］ 以上説明したように、本発明によれば、再生されたクロ
ック信号を分周手段で分周し、この分周されたクロック
信号に同期してディジタル誤差信号及び再生されたデー
タ系列を直並列変換手段で直並列変換し、この“直並列
変換されたディジタル誤差信号及び直並列変換された再
生されたデータ系列を入力信号として論理実行手段に供
給しているので、分周手段以外の相関検出回路を変調速
度より低い最高ＣＭＯＳ動作速度をもつＣＭＯＳ回路か
らなるＬＳＩで構成することができる。これにより、低
消費電力で小型の相関検出回路を提供できるという利点
がある。

【図面の簡単な説明】

第１図は本発明が適用される適応型等化システムのブロ
ック図、第２図は従来の相関検出回路のブロック図、第
３図は本発明の第１の実施例による相関検出口路のブロ
ック図、第４図は第３図に示された相関検出回路の直並
列変換器によって実行される動作の説明に使用するため
のタイムチャート、第５図は本発明の第２の実施例によ
る相関検出回路のブロック図、第６図は第５図に示され
た相関検出回路を変形した変形された相関検出回路のブ
ロック図である。 ２−Ｃ・・・トランスバーサルフィルタ、２１〜２３・
・・タップ、２６．２７・・・遅延ユニット、３１〜３
５・・・乗算器、３８・・・利得制御回路、４１．４２
・・・加算器、５１・・・結合回路、５５・・・復調器
、５６・・・コヒーレント検出器、５７・・・搬送波再
生回路、５９・・・クロック発生器、６１・・・弁別器
、６２・・・非同期検出回路、６３．６３′、６３　ａ
　％　６３−　ａ・・・相関検出回路、６４・・・積分
回路、６５・・・遅延回路、６６〜６９・・・フリップ
フロップ、７０，７０ａ・・・排他的論理回路、７１〜
７９・・・排他的ＯＲゲート、８１〜８３・・・排他的
ＮＯＲゲート、９１〜９５・・・再設定可能な積分器、
１０１〜１１０・・・抵抗器、１１１・・・分周器、１
２０，１２０ａ・・・直並列変換器、１２１〜１２４・
・・直並列変換ユニット、１３０．１３０ａ・・・信号
線、１３１〜１３８・・・フリップフロップ、１４０〜
１５１・・・排他的ＯＲゲート、１５４〜１５７・・・
排他的ＮＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 １、受信信号を複数の制御可能なタップ利得に応答して
   等化された信号にフィルタリングするためのトランスバ
   ーサルフィルタと、前記等化された信号を再生されたク
   ロック信号、再生されたデータ系列、及びディジタル誤
   差信号に復調する復調器とを有する適応型等化システム
   に使用される相関検出回路であって、 前記受信信号は基準クロック信号によってディジタル化
   された伝送データ系列を運び、前記再生されたクロック
   信号は前記基準クロック信号の再生されたもの、前記再
   生されたデータ系列は前記基準クロック信号の再生され
   たものであり、前記ディジタル誤差信号は前記再生され
   たデータ系列に関係づけられており、前記相関検出回路
   は、前記再生されたクロック信号、前記再生されたデー
   タ系列、及び前記ディジタル誤差信号から得られた複数
   の入力信号の排他的論理動作を実行し、前記再生された
   データ系列と前記ディジタル誤差信号の間の相互相関を
   表し、かつ一まとめにして前記制御可能なタップ利得を
   制御するために使用される複数の相関信号を発生する論
   理動作実行手段を含み、 前記再生されたクロック信号を分周して分周されたクロ
   ック信号を発生する分周手段と、 前記分周手段に結合され、前記ディジタル誤差信号及び
   前記再生されたデータ系列に応答して、前記ディジタル
   誤差信号及び前記再生されたデータ系列を前記分周され
   たクロック信号に同期して前記入力信号に変換する直並
   列変換手段とを有する相関検出回路。 ２、前記直並列変換手段は、 前記ディジタル誤差信号を前記分周されたクロック信号
   に同期して複数の変換された誤差信号に変換する誤差直
   並列変換手段と、 前記再生されたデータ系列を前記分周されたクロック信
   号に同期して複数の変換されたデータ系列に変換するデ
   ータ直並列変換手段と、 前記変換された誤差信号及び前記変換されたデータ系列
   を一まとめにして前記入力信号として前記論理動作実行
   手段へ供給する供給手段とを有する請求項１記載の相関
   検出回路。 ３、前記誤差直並列変換手段は、 前記ディジタル誤差信号を前記分周されたクロック信号
   に同期して複数の並列誤差信号に変換する誤差直並列変
   換ユニットと、 前記並列誤差信号を前記分周されたクロック信号に同期
   して遅延し、複数の遅延された誤差信号を発生する誤差
   遅延手段とを有し、 前記データ直並列変換手段は、 前記再生されたデータ信号を前記分周されたクロック信
   号に同期して複数の並列データ系列に変換するデータ直
   並列変換ユニットと、 前記並列データ系列を前記分周されたクロック信号に同
   期して遅延し、複数の遅延されたデータ系列を発生する
   データ遅延手段とを有し、 前記供給手段は、前記並列誤差信号、前記遅延された誤
   差信号、前記並列データ系列、及び前記遅延されたデー
   タ系列を一まとめにして前記入力信号として前記論理動
   作実行手段へ供給する請求項２記載の相関検出回路。 ４、前記トランスバーサルフィルタはＫタップをもち、
   ここでＫは（２Ｍ＋１）に等しい予め定められた正の整
   数を表し、ここでＭは第１の予め定められた自然数を表
   し、前記分周手段は、因子１／Ｎによって前記再生され
   たクロック信号を分周するための分周器を有し、ここで
   Ｎは前記第１の予め定められた自然数に１を足した数以
   上の第２の予め定められた自然数を表す請求項２記載の
   相関検出回路。 ５、前記変換された誤差信号は第１乃至第Ｌの変換され
   た誤差信号を有し、前記変換されたデータ系列は第１乃
   至第Ｌの変換されたデータ系列を有し、ここでＬは前記
   第２の予め定められた自然数に等しい第３の予め定めら
   れた自然数を表す請求項４記載の相関検出回路。 ６、前記トランスバーサルフィルタはＫタップをもち、
   ここでＫは（２Ｍ＋１）に等しい予め定められた正の整
   数を表し、ここでＭは第１の予め定められた自然数を表
   し、前記分周手段は、因子１／Ｎによって前記再生され
   たクロック信号を分周するための分周器を有し、ここで
   Ｎは２以上の第２の予め定められた自然数を表す請求項
   ２記載の相関検出回路。 ７、前記変換された誤差信号は第１乃至第Ｌの変換され
   た誤差信号を有し、前記変換されたデータ系列は第１乃
   至第Ｌの変換されたデータ系列を有し、ここでＬは前記
   第１の予め定められた自然数に１を足した数以上の第３
   の予め定められた自然数を表す請求項６記載の相関検出
   回路。 ８、前記復調器は前記ディジタル誤差信号の同相及び直
   交誤差成分、前記再生されたデータ系列の同相及び直交
   データ成分を発生し、 前記誤差直並列変換手段は、 前記同相誤差成分を前記分周されたクロック信号に同期
   して複数の変換された同相誤差成分に変換する同相誤差
   直並列変換手段と、 前記直交誤差成分を前記分周されたクロック信号に同期
   して複数の変換された直交誤差成分に変換する直交誤差
   直並列変換手段とを有し、 前記データ直並列変換手段は、 前記同相データ成分を前記分周されたクロック信号に同
   期して複数の変換された同相データ成分に変換する同相
   データ直並列変換手段と、 前記直交データ成分を前記分周されたクロック信号に同
   期して複数の変換された直交データ成分に変換する直交
   データ直並列変換手段とを有し、前記供給手段は、前記
   変換された同相及び直交誤差成分と前記変換された同相
   及び直交データ成分を一まとめにして前記入力信号とし
   て前記論理動作実行手段へ供給する請求項２記載の相関
   検出回路。 ９、前記同相誤差直並列変換手段は、 前記同相誤差成分を前記分周されたクロック信号に同期
   して複数の並列同相誤差成分に変換する同相誤差直並列
   変換ユニットと、 前記並列同相誤差成分を前記分周されたクロック信号に
   同期して遅延し、複数の遅延された同相誤差成分を発生
   する同相誤差遅延手段とを有し、前記直交誤差直並列変
   換手段は、 前記直交誤差成分を前記分周されたクロック信号に同期
   して複数の並列直交誤差成分に変換する直交誤差直並列
   変換ユニットと、 前記並列直交誤差成分を前記分周されたクロック信号に
   同期して遅延し、複数の遅延された直交誤差成分を発生
   する直交誤差遅延手段とを有し、前記同相データ直並列
   変換手段は、 前記同相データ成分を前記分周されたクロック信号に同
   期して複数の並列同相データ成分に変換する同相データ
   直並列変換ユニットと、 前記並列同相データ成分を前記分周されたクロック信号
   に同期して遅延し、複数の遅延された同相データ成分を
   発生する同相データ遅延手段とを有し、 前記直交データ直並列変換手段は、 前記直交データ成分を前記分周されたクロック信号に同
   期して複数の並列直交データ成分に変換する直交データ
   直並列変換ユニットと、 前記並列直交データ成分を前記分周されたクロック信号
   に同期して遅延し、複数の遅延された直交データ成分を
   発生する直交データ遅延手段とを有し、 前記供給手段は、前記並列同相誤差成分、前記遅延され
   た同相誤差成分、前記並列直交誤差成分、前記遅延され
   た直交誤差成分、前記並列同相データ成分、前記遅延さ
   れた同相データ成分、前記並列直交データ成分、及び前
   記遅延された直交データ成分を一まとめにして前記入力
   信号として前記論理動作実行手段へ供給する請求項８記
   載の相関検出回路。 １０、前記トランスバーサルフィルタはＫタップをもち
   、ここでＫは（２Ｍ＋１）に等しい予め定められた正の
   整数を表し、ここでＭは第１の予め定められた自然数を
   表し、前記分周手段は、因子１／Ｎによって前記再生さ
   れたクロック信号を分周するための分周器を有し、ここ
   でＮは前記第１の予め定められた自然数に１を足した数
   以上の第２の予め定められた自然数を表す請求項８記載
   の相関検出回路。 １１、前記変換された同相誤差成分は第１乃至第Ｌの変
   換された同相誤差成分を有し、前記変換された直交誤差
   成分は第１乃至第Ｌの変換された直交誤差成分を有し、
   前記変換された同相データ成分は第１乃至第Ｌの変換さ
   れた同相データ成分を有し、前記変換された直交データ
   成分は第１乃至第Ｌの変換された直交データ成分を有し
   、ここでＬは前記第２の予め定められた自然数に等しい
   第３の予め定められた自然数を表す請求項１０記載の相
   関検出回路。 １２、前記論理動作実行手段は、前記予め定められた正
   の整数の４倍に等しい数の複数の排他的論理ゲートを有
   し、前記排他的論理ゲートの各々は、前記変換された同
   相及び直交誤差成分の選択された一つと前記変換された
   同相及び直交データ成分の選択された一つに応答して、
   前記相関関数の選択された一つを発生する請求項１０記
   載の相関検出回路。 １３、前記トランスバーサルフィルタはＫタップをもち
   、ここでＫは（２Ｍ＋１）に等しい予め定められた正の
   整数を表し、ここでＭは第１の予め定められた自然数を
   表し、前記分周手段は、因子１／Ｎによって前記再生さ
   れたクロック信号を分周するための分周器を有し、ここ
   でＮは２以上の第２の予め定められた自然数を表す請求
   項８記載の相関検出回路。 １４、前記変換された同相誤差成分は第１乃至第Ｌの変
   換された同相誤差成分を有し、前記変換された直交誤差
   成分は第１乃至第Ｌの変換された直交誤差成分を有し、
   前記変換された同相データ成分は第１乃至第Ｌの変換さ
   れた同相データ成分を有し、前記変換された直交データ
   成分は第１乃至第Ｌの変換された直交データ成分を有し
   、ここでＬは前記第１の予め定められた自然数に１を足
   した数以上の第３の予め定められた自然数を表す請求項
   １３記載の相関検出回路。 １５、前記論理動作実行手段は、前記予め定められた正
   の整数の４倍に等しい数の複数の排他的論理ゲートを有
   し、前記排他的論理ゲートの各々は、前記変換された同
   相及び直交誤差成分の選択された一つと前記変換された
   同相及び直交データ成分の選択された一つに応答して、
   前記相関関数の選択された一つを発生する請求項１３記
   載の相関検出回路。