JPH01154543A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH01154543A JPH01154543A JP31224487A JP31224487A JPH01154543A JP H01154543 A JPH01154543 A JP H01154543A JP 31224487 A JP31224487 A JP 31224487A JP 31224487 A JP31224487 A JP 31224487A JP H01154543 A JPH01154543 A JP H01154543A
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- Japan
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- semiconductor element
- cavities
- leads
- element mounting
- cavity
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004020 conductor Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 7
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- 230000000694 effects Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子を搭載するリードフレームを改善し
たパッケージに関する。
たパッケージに関する。
従来、半導体パッケージを構成する場合には、導電性材
料からなるリードフレームに半導体素子を搭載し、かつ
その複数本のリードに電気接続を行った上で、これらを
樹脂等で封止する構造がとられている。例えば、第６図
及び第７図はその一例であり、リードフレーム２１は略
中央に配設した半導体素子搭載部２２とこの周囲に配設
した複数本のり一ド２３を有し、この半導体素子搭載部
２２上に半導体素子１０をマウント用ロー材１２によっ
て搭載し、かつ半導体素子１０上の電極と前記リード２
３とをボンディング用金属線１１によって電気接続して
いる。
料からなるリードフレームに半導体素子を搭載し、かつ
その複数本のリードに電気接続を行った上で、これらを
樹脂等で封止する構造がとられている。例えば、第６図
及び第７図はその一例であり、リードフレーム２１は略
中央に配設した半導体素子搭載部２２とこの周囲に配設
した複数本のり一ド２３を有し、この半導体素子搭載部
２２上に半導体素子１０をマウント用ロー材１２によっ
て搭載し、かつ半導体素子１０上の電極と前記リード２
３とをボンディング用金属線１１によって電気接続して
いる。
上述した従来の半導体パッケージは、半導体素子搭載部
２２を種々の半導体素子に対応し得るように所要以上の
寸法に形成しているため、第６図に示すように面積の小
さい半導体素子１０を半導体素子搭載部２２に搭載した
場合には、リード２３との電気接続を行うボンディング
用金属線１１の線長が必要以上に長くなる。このため、
この金属線１１によるリードインダクタンスが大きくな
って高周波特性が悪化し、或いは金属線１１の撓みによ
り短絡事故が生じて信顛性が低下されるという問題があ
る。
２２を種々の半導体素子に対応し得るように所要以上の
寸法に形成しているため、第６図に示すように面積の小
さい半導体素子１０を半導体素子搭載部２２に搭載した
場合には、リード２３との電気接続を行うボンディング
用金属線１１の線長が必要以上に長くなる。このため、
この金属線１１によるリードインダクタンスが大きくな
って高周波特性が悪化し、或いは金属線１１の撓みによ
り短絡事故が生じて信顛性が低下されるという問題があ
る。
本発明は高周波特性を改善し、かつ信頼性を向上するこ
とができる半導体パッケージを提供することを目的とし
ている。
とができる半導体パッケージを提供することを目的とし
ている。
本発明の半導体パッケージは、リードフレームの半導体
素子搭載部及びこの周囲に配設した複数本のリードに夫
々空洞部を設け、これら空洞部内には前記半導体素子搭
載部及びリードを夫々電気的接触を保持した状態で引き
出し或いは収納可能に導電性の平板を挿入し、この平板
を素子の搭載或いは金属線の接続、更には搭載部とリー
ドとの直接的な接続を行うように構成している。
素子搭載部及びこの周囲に配設した複数本のリードに夫
々空洞部を設け、これら空洞部内には前記半導体素子搭
載部及びリードを夫々電気的接触を保持した状態で引き
出し或いは収納可能に導電性の平板を挿入し、この平板
を素子の搭載或いは金属線の接続、更には搭載部とリー
ドとの直接的な接続を行うように構成している。
〔実施例］
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図は本発明の第１実施例の平面図、第２図はそのＡ
Ａ線に沿う断面図である。リードフレーム１は略中央に
配設した半導体素子搭載部２と、その周囲に配設した複
数本のり一部３とで構成される。ここで、前記半導体素
子搭載部２は可及的に小さい面積に形成し、かつ一部の
り−ド３はこの搭載部２から若干離した位置に先端部を
配設している。
Ａ線に沿う断面図である。リードフレーム１は略中央に
配設した半導体素子搭載部２と、その周囲に配設した複
数本のり一部３とで構成される。ここで、前記半導体素
子搭載部２は可及的に小さい面積に形成し、かつ一部の
り−ド３はこの搭載部２から若干離した位置に先端部を
配設している。
そして、前記半導体素子搭載部２の両側部と一部のり一
部３の先端部には夫々板厚方向の中間に空洞部２ａ、３
ａを形成し、この空洞部２ａ、３ａ内に前記半導体素子
搭載部２及びリード３と同一材質の平板４，５を各々挿
入している。この平板４．５は夫々半導体素子搭載部２
．リード３と電気的に接触しており、かつこの接触状態
を保持したままで空洞部内から引き出し、或いは空洞内
に収納させることができる。
部３の先端部には夫々板厚方向の中間に空洞部２ａ、３
ａを形成し、この空洞部２ａ、３ａ内に前記半導体素子
搭載部２及びリード３と同一材質の平板４，５を各々挿
入している。この平板４．５は夫々半導体素子搭載部２
．リード３と電気的に接触しており、かつこの接触状態
を保持したままで空洞部内から引き出し、或いは空洞内
に収納させることができる。
この構成のリードフレームによれば、例えば搭載する半
導体素子１０の面積が小さい場合には、第２図のように
半導体素子搭載部２の空洞部２ａ内の平板４を空洞部内
に収納させた状態で半導体素子１０をマウント用ロー材
１２でマウントする。
導体素子１０の面積が小さい場合には、第２図のように
半導体素子搭載部２の空洞部２ａ内の平板４を空洞部内
に収納させた状態で半導体素子１０をマウント用ロー材
１２でマウントする。
また、リード３の空洞部３ａ内の平板５は空洞部から引
き出して半導体素子搭載部２に近接させ、この平板５と
半導体素子１０上の電極とをボンディング用金属線１１
で電気接続する。これにより、ボンディング用金属線１
１長を短くでき、リードインダクタンスの低減化を図っ
て高周波特性を改善し、かつ金属線の短絡を防止して信
頼性を向上できる。
き出して半導体素子搭載部２に近接させ、この平板５と
半導体素子１０上の電極とをボンディング用金属線１１
で電気接続する。これにより、ボンディング用金属線１
１長を短くでき、リードインダクタンスの低減化を図っ
て高周波特性を改善し、かつ金属線の短絡を防止して信
頼性を向上できる。
一方、搭載する半導体素子１０の面積が大きい場合には
、第３図に第２図と同様の断面構造を示すように、平板
４を半導体素子搭載部２の空洞部２ａから引き出し、こ
の平板４を利用して半導体素子１０の搭載を行う。この
とき、リード３の平板５は空洞部内に収納させ、金属線
１１はリード３に接続させる。この状態でも、金属線１
１の長さを短くでき、特性の改善及び信頼性を向上でき
る。
、第３図に第２図と同様の断面構造を示すように、平板
４を半導体素子搭載部２の空洞部２ａから引き出し、こ
の平板４を利用して半導体素子１０の搭載を行う。この
とき、リード３の平板５は空洞部内に収納させ、金属線
１１はリード３に接続させる。この状態でも、金属線１
１の長さを短くでき、特性の改善及び信頼性を向上でき
る。
（第２実施例）
第４図は本発明の第２実施例の平面図、第５図はそのＢ
Ｂ線に沿う断面図であり、第１図乃至第３図と同一部分
には同一符号を付しである。
Ｂ線に沿う断面図であり、第１図乃至第３図と同一部分
には同一符号を付しである。
この実施例では、半導体素子搭載部２及びり−ド３の先
端部に夫々空洞部２ａ、３ａを形成するとともに、この
半導体素子搭載部２の空洞部２ａと、選択されたリード
３の空洞部３ａ間に渡ってこれらと同一材質の平板６を
挿入し、搭載部２とリード３とを直接的に電気接続して
いる。
端部に夫々空洞部２ａ、３ａを形成するとともに、この
半導体素子搭載部２の空洞部２ａと、選択されたリード
３の空洞部３ａ間に渡ってこれらと同一材質の平板６を
挿入し、搭載部２とリード３とを直接的に電気接続して
いる。
なお、他のリード３においては、第１実施例と同様に夫
々独立した平板５が各空洞部３ａに挿入されている。
々独立した平板５が各空洞部３ａに挿入されている。
この構成によれば、半導体素子搭載部２上に半導体素子
１０をマウント用ロー材１２でマウントし、前記半導体
素子１０上の電極と前記各リード３の平板５とをボンデ
ィング用金属線１１で接続することにより、金属線１１
を短くでき、高周波特性の向上及び信頼性の向上が達成
できることは第１実施例と同じである。
１０をマウント用ロー材１２でマウントし、前記半導体
素子１０上の電極と前記各リード３の平板５とをボンデ
ィング用金属線１１で接続することにより、金属線１１
を短くでき、高周波特性の向上及び信頼性の向上が達成
できることは第１実施例と同じである。
更に、この実施例では半導体素子１０の特定の電極を平
板６にボンディング用金属線１１で接続しているため、
平板６を接地端子として用いれば、半導体素子１０の接
地抵抗を低減できるとともに、平板６を介して半導体素
子搭載部２と選択されたり−ド３とを接触させるので、
半導体素子１０３こおける放熱特性を向上でき、半導体
パッケージ自身の熱抵抗を低減することもできる。
板６にボンディング用金属線１１で接続しているため、
平板６を接地端子として用いれば、半導体素子１０の接
地抵抗を低減できるとともに、平板６を介して半導体素
子搭載部２と選択されたり−ド３とを接触させるので、
半導体素子１０３こおける放熱特性を向上でき、半導体
パッケージ自身の熱抵抗を低減することもできる。
以上説明したように本発明は、リードフレームの半導体
素子搭載部及び複数本のリードに夫々空洞部を設け、こ
れら空洞部内に電気的接触を保持した状態で引き出し或
いは収納可能に導電性の平板を挿入しているので、この
平板で素子の搭載或いは金属線の接続を行うことにより
、ボンディング用金属線長を短くし、リードインダクタ
ンスを低減化して高周波特性の改善を図るとともに、金
属線の短絡を防止して信転性を向上できる効果がある。
素子搭載部及び複数本のリードに夫々空洞部を設け、こ
れら空洞部内に電気的接触を保持した状態で引き出し或
いは収納可能に導電性の平板を挿入しているので、この
平板で素子の搭載或いは金属線の接続を行うことにより
、ボンディング用金属線長を短くし、リードインダクタ
ンスを低減化して高周波特性の改善を図るとともに、金
属線の短絡を防止して信転性を向上できる効果がある。
また、平板により搭載部とリードとを直接的に接続する
ことにより、半導体パッケージ自身の熱抵抗の低減を図
ることができる効果もある。
ことにより、半導体パッケージ自身の熱抵抗の低減を図
ることができる効果もある。
第１図は本発明の半導体パンケージに係る素子を搭載し
た状態のリードフレームの平面図、第２図は第１図のＡ
Ａ線に沿う断面図、第３図は大きい面積の素子を搭載し
た状態の第２図と同様の断面図、第４図は本発明の第２
実施例の素子搭載状態のリードフレームの平面図、第５
図は第３図のＢＢ線の断面図、第６図は従来の半導体パ
ッケージの素子を搭載した状態のリードフレームの平面
図、第７図は第５図のＣＣ線に沿う断面図である。 １・・・リードフレーム、２・・・半導体素子搭載部、
２ａ・・・空洞部、３・・・リード、３ａ・・・空洞部
、４゜５．６・・・平板、１０・・・半導体素子、１１
・・・ボンディング用金属線、１２・・・マウント用ロ
ー材、２１・・・リードフレーム、２２・・・半導体素
子搭載部、２３・・・リード。 第３図 第４図 第５図
た状態のリードフレームの平面図、第２図は第１図のＡ
Ａ線に沿う断面図、第３図は大きい面積の素子を搭載し
た状態の第２図と同様の断面図、第４図は本発明の第２
実施例の素子搭載状態のリードフレームの平面図、第５
図は第３図のＢＢ線の断面図、第６図は従来の半導体パ
ッケージの素子を搭載した状態のリードフレームの平面
図、第７図は第５図のＣＣ線に沿う断面図である。 １・・・リードフレーム、２・・・半導体素子搭載部、
２ａ・・・空洞部、３・・・リード、３ａ・・・空洞部
、４゜５．６・・・平板、１０・・・半導体素子、１１
・・・ボンディング用金属線、１２・・・マウント用ロ
ー材、２１・・・リードフレーム、２２・・・半導体素
子搭載部、２３・・・リード。 第３図 第４図 第５図
Claims (1)
- （１）導電性材料からなるリードフレームの半導体素子
搭載部及びこの周囲に配設した複数本のリードに夫々空
洞部を設け、これら空洞部内には前記半導体素子搭載部
及びリードを夫々電気的接触を保持した状態で引き出し
或いは収納可能に導電性の平板を挿入したことを特徴と
する半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31224487A JPH0682774B2 (ja) | 1987-12-11 | 1987-12-11 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31224487A JPH0682774B2 (ja) | 1987-12-11 | 1987-12-11 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01154543A true JPH01154543A (ja) | 1989-06-16 |
| JPH0682774B2 JPH0682774B2 (ja) | 1994-10-19 |
Family
ID=18026901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31224487A Expired - Lifetime JPH0682774B2 (ja) | 1987-12-11 | 1987-12-11 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682774B2 (ja) |
-
1987
- 1987-12-11 JP JP31224487A patent/JPH0682774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682774B2 (ja) | 1994-10-19 |
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