JPH01151082A

JPH01151082A - Ｐｄｍ信号デコード回路

Info

Publication number: JPH01151082A
Application number: JP31004687A
Authority: JP
Inventors: Kenichiro Takeshita; 竹下　健一郎
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1987-12-08
Filing date: 1987-12-08
Publication date: 1989-06-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ハードディスクのサーボデータ等の記録方
式として用いられるＰＤＭ（Ｐｈａｓｅｏｕｒａｔｔｏ
ｎ　ＨＯｄｌｊｌａｔｉＱｎ　　）信号をデコードする
ための回路に関し、回路構成の簡略化を可能にしたもの
である。

〔従来の技術〕

ＰＤＭ信号は、一般に第４図（ｂ）に示すように、ある
時間を単位時間として、その３つの分の長さで論理値“
０”または“１”の単位符号を表わす信号である。論理
値“Ｏｎは一般に１．２単位目がレベル“１”、３単位
目がレベル“０”のパターンで表わ゛される。論理値“
１”は一般に１単位目がレベル“１″、２，３単位目が
レベル″０”のパターンで表わされる。

ＰＤＭ信号は、第４図（ａ）のＭＦＭ信号のように単位
時間の１つ分の長さで単位符号を構成する信号に比べて
周波数が１／３となるので、例えばハードディスクにお
けるサーボデータ等信頼性を要求されるデータの記録方
式として利用されている。

従来におけるＰＤＭ信号デコード回路の一例を第５図に
示す、これはマルチバイブレータを用いたラッチ回路と
して構成されたもので、ディスク再生ＰＤＭ信号をマル
チバイブレータ１とＤフリップフロラ１回路２の入力り
に入力し、マルチバイブレータ１のＱ出力をＤフリツブ
フロ１プ回路２のクロック入力ＣＫに入力し、Ｄフリッ
プ７０ツブ回路２の０出力からデコード出力を取出すよ
うにしたものである。マルチバイブレータ１は外付けの
抵抗ＲとコンデンサＣによりワンショット期間が設定さ
れる。ＰＤＭ信号の“１”、′０”の符号は、前記第４
図（ｂ）のように３単位１周期のうちの２単位目が“１
”か“０”かで区別されるので、マルチバイブレータ１
でＰＤＭ信号の立上りから２単位目の略々中央部までの
時間を計測して、そこに達しな時点でＰＤＭ信号をＤフ
リップフロラ１回路２にラッチすることにより、デコー
ド出力が得られる。

第６図は、第５図の回路の動作例を示すものである。デ
ィスク再生ＰＤＭ信号の各１単位目の立上りでマルチバ
イブレータ１がトリガされ、ＲｌＣによるワンショット
期間経過後にＱ出力が１”となり、その時点におけるＰ
ＤＭ信号がラッチされる。これにより、Ｄフリップフロ
ラ１回路２からはデコード出力が得られる。

また、従来における別形式のＰＤＭ信号デコード回路と
して、ＰＬＬ回路を用いたものがあった。

これは、ＰＬＬ回路を用いてＰＤＭ信号に同期したクロ
ックを作成し、このクロックを用いてＰＤＭ信号の２単
位目のレベルをラッチしてデコードするようにしたもの
である。

〔発明が解決しようとする問題点〕

前記第５図のマルチバイブレータ１を用いたラッチ回路
では、マルチバイブレータ１に外付の抵抗Ｒとコンデン
サＣを取付けなければならず、全体をディジタル化でき
ないため、構成が複雑になる欠点があった６また、前記ＰＬＬ回路を用いたラッチ回路では、ＰＬＬ
の初期引込が難しく、また構成が複雑になる等の欠点が
あった。

この発明は前記従来の技術における欠点を解決して、マ
ルチバイブレータやＰＬＬ回路などを用いることなく簡
単な構成でＰＤＭ信号をデコードすることができるＰＤ
Ｍ信号デコード回路を提供しようとするものである。

〔問題点を解決するための手段〕

この発明は、ＰＤＭ信号の開始エツジタイミングを基準
として自走クロックをカウントして、そのカウント値に
基づいて前記ＰＤＭ信号の１周期の途中で論理値“１”
、′０”についてレベル変化が生じる期間をそれぞれ予
想してウィンドを形成する手段と、前記ＰＤＭ信号のレ
ベル変化が前記ウィンドのいずれに存在するかを検出し
て、ＰＤＭ信号の論理値を判断して、デコード値を出力
する手段とを具備してなるものである。

〔作　用〕

ＰＤＭ信号は一般に前記第４図（ｂ）のように、立上り
エツジが論理値“１”、′０”ともに１単位目の初めの
位置にあり、立下りエツジが“１”の場合は１単位目の
終りの位置にあり、“０”の場合は２単位目の終りの位
置にあるので、立上りエツジから時間をカウントして１
単位目の終りの位置と２単位目の終りの位置にそれぞれ
ウィンドを形成すれば、１番目のウィンドに立下りエツ
ジが入れば“１″と判断し、２番目のウィンドに立下り
エツジが入れば“０”と判断してＰＤＭ信号をデコード
することができる。

これによれば、ウィンドを形成するのにＰＤＭ信号に正
確に同期したクロックは不要であり、自走クロックでよ
いので従来のようにＰＬＬ回路は不要である。また、マ
ルチバイブレータ等も不要となり、全体をディジタル化
することができる。

したがって、構成を簡略化することができる。

〔実施例〕

この発明の一実施例を第１図に示す。また、その動作を
第２図に示す。ここでは第３図に示すフォーマットが用
いられ、ユーザデータが第４図（ａ）に示すＭＦＭ信号
で記録され、サーボデータが第４図（ｂ）に示すＰＤＭ
信号で記録されたハードディスクについてサーボデータ
をデコードしトラック番号を出力する場合について示し
ている。

はじめに、第３図のフォーマットについて説明する。

ハードディスクのフォーマットは周方向に複数のセクタ
に分割され、各セクタはサーボデータとユーザデータか
ら構成されている。サーボデータのフォーマットは様々
なものがあるが、第３図の例では最初にプリアンプルと
して“０”を１２ビツト連続し、次にスタートコードと
して“０００１１１“が配置され、その後５ビツトのト
ラック番号を３回（トラック番号■、■、■）繰返し、
さらに３ビツトのバンドコード（トラック番号の終了を
示す）およびトラック番号■、■、■とバンドコードに
関する誤り検出符号としての４ビツトのエンドコードが
続き、最後にトラッキング用信号が配置されている。

トラッキング用信号は正規のトラックに対して１／２ト
ラック分ずれて配置され、トラック方向に前後に２分割
されて、所定周波数の信号（斜線部分）が前半分と後半
分でずらして記録されている。トラッキングサーボにお
いては、この前半分の信号と後半分の信号が同レベルで
検出されるようにヘッドをディスク径方向に移動制御す
る。

第１図において発振器１０はヘッド再生ＰＤＭ信号の立
下りエツジ検出用のウィンドを形成するための基準クロ
ックとして、位相が相互に反転した２相クロヅクＰ相、
Ｑ相を出力する。

クロック選択回路１２は、Ｐ相、Ｑ相の基準クロックを
入力し、ヘッド再生信号の立上りエツジを検出して、そ
の立上りエツジに続いてＰ相、Ｑ相の基準クロックのう
ちいずれか早く立上りエツジが到来する方のクロックを
選択出力して、ウィンド形成用の基準クロックとして使
用する０例えば、第２図の場合にはヘッド再生信号の立
上りエツジが生じてからＰ相りロックの方が早く立上り
エツジが到来するので、Ｐ相りロックが使用される。ヘ
ッド再生信号とＰ相、Ｑ相りロックとは非同期であるた
め、一方の基準クロックだけを固定的に用いるとヘッド
再生信号の立上りエツジから基準クロックの立上りエツ
ジまで最大で基準クロックの１周期分のずれが生じるが
、上記のようにＰ相、Ｑ相の２相のクロックのうちヘッ
ド再生信号の立上りエツジから早く立上りエツジが到来
する方のクロックを選択して使用するようにすれば、ず
れは最大で基準クロックの１／２周期分にとどまり、こ
れによりＰＤＭ信号をデコードするためのウィンドも正
確な期間に形成することができるようになる。

ゲートパルス発生回路１４は、上記選択された基準クロ
ックをカウントしてヘッド再生信号の立上りエツジから
の時間を計測し、信号φ１〜φ４を出力する。このうち
、信号φ１はＰＤＭ信号の符号“１”に対応した１単位
目の立下りエツジを検出するためのウィンドで、選択さ
れた基準クロックのヘッド再生信号の立上りエツジから
数えて６バルス目の立上りエツジから１１パルス目の立
上りまでの区間にウィンドを形成して、ＰＤＭ信号の１
単位目の立下りエツジを検出する。

また、信号φ２はＰＤＭ信号の符号“０″に対応した２
単位目の立下りエツジを検出するためのウィンドで、選
択された基準クロックのヘッド再生信号の立上りエツジ
から数えて１４パルス目の立上りエツジから１９パルス
目の立上りまでの区間にウィンドを形成して、ＰＤＭ信
号の２単位目の立下りエツジを検出する。

また、信号φ３はＰＤＭ信号の次の立上りエツジを検出
するためのウィンドで、選択された基準クロックのヘッ
ド再生信号の立上りエツジから数えて２２パルス目の立
上りエツジから２５パルス目の立上りまでの区間にウィ
ンドを形成して、ＰＤＭ信号の次の立上りエツジを検出
する。

この信号φ３のウィンド内に立上りエツジが存在しなか
った場合はＰＤＭ信号でないと判断することができる。

また、信号φ３のウィンド内に立上りエツジが存在して
も必ずしもＰＤＭ信号でなくＭＦＭ信号である可能性も
あるが、後述するように、ディスク再生信号をＰＤＭ信
号の何周期かを連続的に見て、いずれもＰＤＭ信号であ
ると判断された場合にのみ、正規のＰＤＭ信号と判断し
てサーボデータとして取込むようにしているので、ＭＦ
Ｍ信号をＰＤＭ信号と誤検出するおそれはない。

信号φ　は信号φ３によるウィンド内にヘッド再生信号
の立上りエツジが得られなかったときにゲートパルス選
択回路１４、シフトレジスタ２２およびカウンタ５２を
クリアして初期状態に戻すために利用される信号で、信
号φ３の立下りエツジ後の所定時間に発生される。信号
φ４の発生タイミングは信号φ３の立下りエツジ後であ
って、先のＰＤＭ信号の立上りエツジから数えて４単位
目の期間内である。すなわち、信号φ３によるウィンド
内にＰＤＭ信号の立上りエツジが存在しなかった場合に
おいて最も早い時間にＰＤＭ信号の発生する可能性のあ
るのは先のＰＤＭ信号の立上りエツジから数えて５単位
目であるから、それ以前に信号φ４を発生させて、オア
回路１うを介してゲートパルス選択回路１４をクリアす
る。また、信号φ４はオア回路２６、アンド回路３０、
オア回路３２を介してシフトレジスタ２２をクリアする
。まなオア回路６２を介してカウンタ５２をクリアする
。

以上の信号φ　〜φ４による１サイクルの処理時間はＰ
ＤＭ信号の１周期よりも長いため、後続のゲート回路と
して２つのゲートブロックＩ、■が構成され、ゲートブ
ロック選択回路１６で交互に切換えて使用するようにし
ている。ゲートブロック選択回路１６はヘッド再生信号
の立上りエツジごとに出力Ｑ、Ｑを反転して、クリア入
力ＣＬが“０”となった方のゲートブロックを動作させ
る。

ゲートブロックＩにおいて、ゲート０１〜Ｇ４はＤフリ
ップフロラ１回路で構成される。ゲートＧ１はＰＤＭ信
号の符号“１”に対応した１単位目の立下りエツジを検
出するためのもので、Ｄ入力にウィンドを設定する信号
φ１を入力し、クロック入力ＣＫにヘッド再生信号を入
力する。そして、信号φ１によるウィンド内にヘッド再
生信号の立下りエツジが存在するとゲートＧ１はセット
されてそのＱ出力は“１″となる。このＱ出力がＰＤＭ
信号の１”のデコード出力となる。

ゲートＧ２はＤＭ倍信号符号“０″に対応した２単位目
の立下りエツジを検出するためのもので、Ｄ入力にウィ
ンドを設定する信号φ２を入力し、クロック入力ＣＫに
ヘッド再生信号を入力する。

そして、信号φ２によるウィンド内にヘッド再生信号の
立下りエツジが存在するとゲートとなる。

ゲートＧ３はＰＤＭ信号の次の立上りエツジを検出する
ためのもので、Ｄ入力にウィンドを設定する信号φ３を
入力し、クロック入力ＣＫにヘッド再生信号をインバー
タ１７で反転した信号を入力する。そして、信号φ３に
よるウィンド内にヘッド再生信号の立上りエツジが存在
するとゲートＧ３はセットされてそのＱ出力は“１″と
なる。

ゲートＧ４はＤ入力が常時“１”で、クロック入力にヘ
ッド再生信号をインバータ１７で反転した信号が入力さ
れて、ヘッド再生信号の立上りエツジが得られるごとに
セットされてＱ出力が１″となる。

以上ゲートブロックエについて説明したが、ゲートブロ
ック■も全く同様に構成されて、ヘッド再生出力の立上
りエツジごとに交互に動作される。

ゲート回ＩＧ１のＱ出力およびゲート回路Ｇ２の０出力
はオア回１１１８．２０を介してシフトレジスタ２２の
データ入力ＤＴに入力される。ゲート回路Ｇ３のＱ出力
はアンド回路２４に入力される。また、ゲート回路Ｇ４
のＱ出力はオア回路２６を介してアンド回路２４に入力
される。したがって、アンド回路２４は信号φ３による
ウィンド内にヘッド再生信号の立上りエツジがあるとき
（すなわちＰＤＭ信号であると一応判断されるとき）“
１″を出力し、オア回路２８を介してシフトレジスタ２
２のクロック入力に入力し、データ入力ＤＴに入力され
ているデコード値をシフトレジスタ２２に取込む。

このようにして、ＰＤＭ信号であると判断される信号が
入力されるごとにシフトレジスタ２２にヘッド再生信号
のデコード値が順次取込まれていく。ただし、−度でも
信号φ３によるウィンド内にヘッド再生信号の立上りエ
ツジが得られなくなると、ゲートＧ３がセットされずそ
のＱ出力が“１”のままとなり、信号φ４のタイミング
でアンド回路３０の出力が“１”となってオア回路３２
を介してシフトレジスタ２２がクリアされる。

したがって、ＭＦＭ信号のうちＰＤＭ信号と同じビット
パターンが入力されて、それがＰＤＭ信号であると誤判
断されたとしても、そのようなどツトパターンが連続す
る可能性は無いと考えられるので、シフトレジスタ２２
はフルビット（６ビツト）に達するまでにクリアされて
しまい、以後の回路が誤動作するおそれは無い。

以上ゲートブロック■側の論理回路について説明したが
、ゲートブロック■側の論理回路も全く同様に構成され
てヘッド再生信号の立上りエツジごとに交互゛に動作さ
れる。ゲートブロック■側の論理回路においてゲートブ
ロックエ側に対応する部分に同一の符号を付す。

なお、信号φ３によるウィンド内に立上りがあると、ゲ
ートＧ４は前述のようにセットされるが、このときその
Ｑ出力がオア回路３４を介してゲートパルス選択回路１
４をクリアし、信号φ１〜φ４の計数は始めからやり直
される。

シフトレジスタ２２は、第３図下段に示すサーホテータ
フォーマットのスタートコード“０００１１１”のビッ
トパターンを検出して、次のトラック番号のタイミング
を検出するのに利用される。

シフトレジスタ２２の６ビツトの出力のうち前半の３ビ
ツト出力はインバータ３６．３８．４０で反転される。

アンド回路４２はこれら６ビツトの出力を入力し、すべ
て“１”となったときすなわちシフトレジスタ２２の各
ビットに“０００１１１″の符号が並んだとき“１”を
出力し、Ｄフリップ７０ツブ回路４４をセットする。こ
れによりＤフリツプフロツプ回路４４のＱ出力は１”と
なりシフトレジスタ４６，４８．５０のクリア状態を解
除して動作可能にする。

シフトレジスタ４６，４８．５０は動作可能になると、
前記オア回路２０から出力されているＰＤＭデコード信
号を順次シフトしていき、トラック番号■、■、■、バ
ンドコード、エンドコードの全２２ビツトが取込まれる
。　　　−カウンタ５２は前記オア回路２８からＰＤＭ
信号の１周期ごとに出力される信号（ＰＤＭ信号である
と判断されたことを示す信号）を入力してカウントアツ
プされる。そして、シフトレジスタ２２に取込まれるス
タートコード“０００１１１″の６ビツトと、トラック
番号■、■、■の合計１５ビツトと、バンドコードの３
ビツトと、エンドコードの４ビツトを合計した数に相当
する２８カウントに達すると、シフトレジスタ４６．４
８゜５０に所定のデータの取込が完了したと判断して、
時間合せのための遅延回路５４を介してラッチ回路５６
．５８．６０にラッチ信号を与えてシフトレジスタ４６
．４８．５０のデータをラッチする。

なお、カウンタ５２は２８カウントに達するごとにオア
回路６２を介してクリアされる。また、ＰＤＭ信号が得
られない場合にも、オア回路３２の出力によってシフト
レジスタ２２とともにリセットされる。

エラーチエツク回路６４は、ラッチ回路５６゜５８．６
０にラッチされたデータについてエンドコードを用いて
エラーチエツクを行ない、エラーがない場合はバンドコ
ード検出回路６６、取込み回路６８、判定回路７０に許
可信号が出力し、それぞれの処理動作を可能にする。

バンドコード検出回路６６はバンドコードを検出してバ
ンドフラグを立てる。判定回路７０は３つのトラック番
号■、■、■を突き合わせて２つ以上同じトラック番号
があれば正してトラック番号が得られたと判定してＯＫ
フラグを立てる。取込み回路６８は３つのトラック番号
■、■、■を突き合わせて多数決により２つ以上同じト
ラック番号があればそれを正規のトラック番号として出
力する。このようにして得られた正規のトラック番号に
基づきランダムアクセス等の制御を行なう。

次に第２図に示すＰＤＭ信号が得られた場合の第１図の
回路の一連の動作について説明する。

ヘッド再生信号として第２図に示すＰＤＭ信号が入力さ
れると、その立上りエツジ以後でＰ、Ｑ相りロックのう
ちＰ相の方が早く立上りエツジが到来するので、クロッ
ク選択回路１２ではＰ相りロックが選択され、ゲートパ
ルス選択回路１４ではこのＰ相りロックをカウントして
、信号φ１〜φ４を出力する。また、ＰＤＭ信号の立上
りエツジでゲートブロック選択回路１６の出力が反転し
て、ゲートブロック■、■のうち今まで動作していた方
が動作停止になり、今まで動作停止であつた方が動作開
始する。

ゲートパルス選択回路１４はＰ相りロックをカウントし
始めて６カウント目の立上りから１１カウント目の立上
りまでの区間をＰＤＭ信号の１単位目の立下りエツジを
検出するためのウィンドとして信号φ１を出力する。第
２図の例ではＰＤＭ信号はこのウィンド内に立下りエツ
ジを生じないので、ゲートＧ１はセットされない。

ゲートパルス選択回路１４はＰ相りロックをカウントし
始めて１４カウント目の立上りから１９カウント目の立
上りまでの区間をＰＤＭ信号の２単位目の立下りエツジ
を検出するためのウィンドとして信号φ２を出力する。

第２図の例ではＰＤＭ信号はこのウィンド内に立下りエ
ツジを生じているので、ゲートＧ２はセットされて、そ
のＱ出力＝“０”がＰＤＭ信号のエンコード出力として
オア回路１８．２０を介してシフトレジスタ２２のデー
タ入力ＤＴに入力される。

ゲートパルス選択回路１４はＰ相りロックをカウントし
始めて２２カウント目の立上りから２７カウント目の立
上りまでの区間をＰＤＭ信号の立上りエツジを検出する
ためのウィンドとして信号φ３を出力する。第２図の例
ではＰＤＭ信号はこのウィンド内に立上りエツジを生じ
ているので、ゲートＧ３はセットされる。このとき同時
にゲートＧ４もセットされるので、両ゲートＧ　３．　
Ｇ　４のＱ出力によりアンド回路２４の出力が“１″と
なり、ＰＤＭ信号であることが判断される。このアンド
回路２４の出力はオア回路２８を介してシフトレジスタ
２２のクロック入力ＣＫに入力され、データ入力ＤＴに
入力されているエンコードデータをシフトレジスタ２２
に取込む。

ゲートＧ４がセットされるとそのＱ出力がオア回路３４
．１５を介してゲートパルス選択回路１４をリセットす
る。また、ＰＤＭ信号の立上りエツジによりゲートブロ
ック選択回路１６の出力が切換えられて、ゲートブロッ
クＩ、ＩＩの動作が切換えられて、同様の動作が繰り返
される。

このようにして、ＰＤＭ信号が連続して入力されるごと
にシフトレジスタ２２にＰＤＭ信号のデコード値が取込
まれていき、トラック番号の直前のスタートコード“０
００１１１″のビットパターンが取込まれると、アンド
回路４２の出力が“１”となり、Ｄフリップ７０ッ１回
路４４がセットされる。

これにより、シフトレジスタ４６，４８．５０のクリア
状態が解除され、オア回路２０から出力されているＰＤ
Ｍ信号のデコード値がこれらシフトレジスタ４６，４８
．５０に順次取込まれていく。

シフトレジスタ４６，４８．５（）にトラ・ｙり番号■
、■、■、バンドコード、エンドコードが取込まれると
、カウンタ５２の２８カウント出力がラッチ信号として
出力され、シフトレジスタ４６゜４８．５０のデータが
ラッチ回路５６，５８゜６０にラッチされる。

エラーチエツク回路６４はこのラッチされたデータにつ
いてエンドコードを用いてエラーチエツクを行ない、エ
ラーがない場合はバンドコード検出回路６６、取込み回
路６８、判定回路７０に許可信号が出力し、それぞれの
処理動作を可能にする。

バンドコード検出回路６６はバンドコードを検出してバ
ンドフラグを立てる０判定回路７０は３つのトラック番
号■、■、■を突き合わせて２つ以上同じトラック番号
があれば正してトラック番号が得られたと判定してＯＫ
フラグを立てる。取込み回路６８は３つのトラック番号
■、■、■を突き合わせて多数決により２つ以上同じト
ラック番号があればそれを正規のトラック番号として出
力する。このようにして得られた正規のトラック番号に
基づきランダムアクセス等の制御を行なう。

〔変更例〕

前記実施例においてはＰＤＭ信号として第４図（ｂ）の
信号パターンを用いた場合について示したが、これを反
転させた信号パターンや１周期の単位数が４以上のＰＤ
Ｍ信号についてもこの発明を適用することができる。

また、前記実施例においては第３図のフォーマットで記
録されたハードディスクについてこの発明を適用した場
合について示したが、他のフォーマットについてもまた
ハードディスク以外にも適用することができる。

〔発明の効果〕

以上説明したようにこの発明によれば、自走クロックに
基づいて論理値“１”、“０”に対応した複数のウィン
ドを形成してＰＤＭ信号のレベル変化が生じるタイミン
グを検出することにより、論理値″１”２　“０”をデ
コードするようにしたので、ＰＤＭ信号に正確に同期し
たクロックは不要であり、従来のようにＰＬＬ回路は不
要となる。

また、マルチバイブレータ等も不要となり、全体をディ
ジタル化することができる。したがって、構成を簡略化
することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図である
。第２図は、第１図の回路の動作の一例を示すタイムチャ
ートである。第３図は、ハードディスクのフォーマ・ｙトの一例を示
す図である。第４図は、ＭＦＭ信号とＰＤＭ信号の信号パターンを示
す図である。第５図は、従来回路の一例を示す回路図である。第６図は、第５図の回路動作を示すタイムチャートであ
る。１０・・・基準クロック発振器、１２・・・クロック選
択回路、１４・・・ゲートパルス選択回路、１６・・・
ゲートブロック選択回路、２２・・・シフトレジスタ。

Claims

【特許請求の範囲】

（１）ＰＤＭ信号の開始エッジタイミングを基準として
自走クロックのカウントを開始し、そのカウント値に基
づいて前記ＰＤＭ信号の１周期の途中で論理値“１”、
“０”に応じて生じるレベル変化予定時間にそれぞれ対
応させてウインドを形成する手段と、前記ＰＤＭ信号のレベル変化が前記ウインドのいずれに
存在するかを検出し、ＰＤＭ信号の論理値を判断してデ
コード値を出力する手段とを具備してなるＰＤＭ信号デコード回路。
（２）前記自走クロックとして位相が相互に反転関係に
ある２相クロックを用意し、前記ＰＤＭ信号の開始エッ
ジタイミング以後でカウントされる側のエッジが近い方
のクロックを使用することを特徴とする特許請求の範囲
第１項に記載のＰＤＭ信号デコード回路。