JPH01144658A - 半導体パッケージ - Google Patents

半導体パッケージ

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Publication number
JPH01144658A
JPH01144658A JP30355587A JP30355587A JPH01144658A JP H01144658 A JPH01144658 A JP H01144658A JP 30355587 A JP30355587 A JP 30355587A JP 30355587 A JP30355587 A JP 30355587A JP H01144658 A JPH01144658 A JP H01144658A
Authority
JP
Japan
Prior art keywords
semiconductor package
package
main body
pins
substrate
Prior art date
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Pending
Application number
JP30355587A
Other languages
English (en)
Inventor
Osamu Kitahata
北畠 修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP30355587A priority Critical patent/JPH01144658A/ja
Publication of JPH01144658A publication Critical patent/JPH01144658A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/306Lead-in-hole components, e.g. affixing or retention before soldering, spacing means

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体パッケージに関し、特に半導体集積回路
等の半導体パッケージに関する。
〔従来の技術〕
従来例による一般的な半導体パッケージとしてDIPタ
イプの半導体パッケージを基板に装着した場合の外観図
を第3図に示す。図において6はパッケージ本体、7は
その装着される基板であって、本体を基板に装着する際
、本体6は基板7に密着させて安定させなげればならな
い。この為、装着後に指先で本体6を取りはずすことは
難しく、先端の鋭利なドライバー等を使用しなければな
らない。
〔発明が解決しようとする問題点〕
しかしながら半導体パッケージは通常セラミック等の比
較的柔らかい素材で形成されており、ドライバー等によ
ってパッケージ本体が破損してしまう惧れがあった。ま
た、取りはずし作業に非常に時間がかかり作業効率が悪
くなっていた。
本発明は以上の問題点を解消するため、基板から取りは
ずし易い形状として本体の破損を防ぎ、とりはずし作業
時間の短縮を図ることができる半導体パッケージを提供
することにある。
〔問題点を解決するための手段〕
本発明の半導体パッケージは、対称位置に複数のピンを
配置した半導体パッケージにおいて、ピンを配置しない
面から底面方向に向って斜めに切除部分を設けている。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図(a) 、 (b)はそれぞれ本発明の一実施例
の側面図、正面図である。この実施例では半導体パッケ
ージのピンの配置されていない面から底面に向って斜め
に切除部分を設けている。この半導体パッケージを例え
ば基板に装着する場合、第2図に示したように本体3と
基板5との間にすき間4ができる。このような構成とす
ることによりこのパッケージを取りはずす時、このすき
間に指先又は先端の鈍い治具等を挿入することにより本
体を傷めることなく容易に取りはずすことができ、また
作業時間も短縮するこがとができる。
以上の実施例は基板にパッケージを装着した場合である
が、基板の他にソケットでも良い。
〔発明の効果〕
以上説明したように本発明による半導体パッケージは、
基板等からの取りはすしを容易にすることにより、パッ
ケージの破損を防ぎ、作業時間を短縮できる効果がある
【図面の簡単な説明】
第1図(a) 、 (b)はそれぞれ本発明の一実施例
である半導体パッケージの側面図、正面図、第2図は第
1図の半導体パッケージを基板に装着した場合の側面図
、第3図は従来の半導体パッケージを基板に装着した場
合の側面図である。 ■・・・・・・本発明の半導体パッケージ、2・・・・
・・切除部分、4・・・・・・半導体パッケージと基板
とのすき間、5・・・・・・基板、6・・・・・・従来
の半導体パッケージ。 代理人 弁理士  内 原   音 (l二l、ン 一一一一一一一で 茅3 図 ;?

Claims (1)

    【特許請求の範囲】
  1.  対称位置に複数のピンを配置した半導体パッケージに
    おいて、ピンを配置しない面から底面方向に向かって斜
    めに切除部分を設けたことを特徴とする半導体パッケー
    ジ。
JP30355587A 1987-11-30 1987-11-30 半導体パッケージ Pending JPH01144658A (ja)

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JP30355587A JPH01144658A (ja) 1987-11-30 1987-11-30 半導体パッケージ

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JPH01144658A true JPH01144658A (ja) 1989-06-06

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ID=17922421

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