JPH0113452Y2 - - Google Patents
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- Publication number
- JPH0113452Y2 JPH0113452Y2 JP1983014194U JP1419483U JPH0113452Y2 JP H0113452 Y2 JPH0113452 Y2 JP H0113452Y2 JP 1983014194 U JP1983014194 U JP 1983014194U JP 1419483 U JP1419483 U JP 1419483U JP H0113452 Y2 JPH0113452 Y2 JP H0113452Y2
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- JP
- Japan
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- transistor
- voltage
- circuit
- mirror
- current
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- 230000000694 effects Effects 0.000 description 2
- 230000003503 early effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、集積回路化するのに最適な電圧ミラ
ー回路に係り、特に精密な電圧設定が可能な同電
圧ミラー回路に関する。
ー回路に係り、特に精密な電圧設定が可能な同電
圧ミラー回路に関する。
(ロ) 従来技術
従来の電圧ミラー回路は第１図に示すように、
集積回路（以下ICと称する）１内に設けたNPN
型の第１トランジスタ２とPNP型トランジスタ
３を直結し、電源端子４及び入力端子５をIC外
部にピンとして設け、分圧抵抗６，７によつて所
定の電圧△Ｖを設定し、第２トランジスタ３の負
荷抵抗８の一端に接続した出力端子９から前記電
圧△Ｖと同一の定電圧を得る場合、この電圧△Ｖ
が例えば5V又は10Vであればその程問題ないが、
40〜60mVを△Ｖとして設定しようとすると、
NPN型のトランジスタとPNP型のトランジスタ
とは、ベース・エミツタ立上り電圧VBEが異な
り、設定不可能である。
集積回路（以下ICと称する）１内に設けたNPN
型の第１トランジスタ２とPNP型トランジスタ
３を直結し、電源端子４及び入力端子５をIC外
部にピンとして設け、分圧抵抗６，７によつて所
定の電圧△Ｖを設定し、第２トランジスタ３の負
荷抵抗８の一端に接続した出力端子９から前記電
圧△Ｖと同一の定電圧を得る場合、この電圧△Ｖ
が例えば5V又は10Vであればその程問題ないが、
40〜60mVを△Ｖとして設定しようとすると、
NPN型のトランジスタとPNP型のトランジスタ
とは、ベース・エミツタ立上り電圧VBEが異な
り、設定不可能である。
即ち、NPN型は0.73V、PNP型は0.68VでVBE
の差が50mVもあり、従つて前記電圧40〜50mV
は△Ｖとして設定できない。
の差が50mVもあり、従つて前記電圧40〜50mV
は△Ｖとして設定できない。
更に前記NPN型とPNP型のトランジスタの温
度特性が異なり、前述の構成において立上り電圧
VBEが互に相殺できない。
度特性が異なり、前述の構成において立上り電圧
VBEが互に相殺できない。
(ハ) 考案の目的
本考案は電子機器に用いられる一定電圧を導出
するIC化に適した電圧ミラー回路における低電
圧を導出でき、構成素子としてのトランジスタの
ベース・エミツタ立上り電圧VBEの補償と共に温
度特性を改善した新規な電圧ミラー回路を提供す
ることを目的とする。
するIC化に適した電圧ミラー回路における低電
圧を導出でき、構成素子としてのトランジスタの
ベース・エミツタ立上り電圧VBEの補償と共に温
度特性を改善した新規な電圧ミラー回路を提供す
ることを目的とする。
(ニ) 考案の構成
本考案は、電源とアース間に第１の導電型の入
力トランジスタ、第２の導電型でダイオード接続
した第１の補償トランジスタ、第１の導電型の第
１の電流ミラートランジスタを直列接続した第１
の直列回路と、前記電源とアース間に負荷抵抗、
第１の導電型でダイオード接続した第２の補償ト
ランジスタ、第２の導電型で前記第１の補償トラ
ンジスタにベースを接続した第２の電流ミラート
ランジスタ、第１の導電型でダイオードに接続さ
れるとともに前記第１の電流ミラートランジスタ
と電流ミラー関係に接続された第３の電流ミラー
トランジスタを直列接続した第２の直列回路と、
前記入力トランジスタのベースに接続した入力端
子と、前記第２の直列回路に接続した出力端子と
より構成される。
力トランジスタ、第２の導電型でダイオード接続
した第１の補償トランジスタ、第１の導電型の第
１の電流ミラートランジスタを直列接続した第１
の直列回路と、前記電源とアース間に負荷抵抗、
第１の導電型でダイオード接続した第２の補償ト
ランジスタ、第２の導電型で前記第１の補償トラ
ンジスタにベースを接続した第２の電流ミラート
ランジスタ、第１の導電型でダイオードに接続さ
れるとともに前記第１の電流ミラートランジスタ
と電流ミラー関係に接続された第３の電流ミラー
トランジスタを直列接続した第２の直列回路と、
前記入力トランジスタのベースに接続した入力端
子と、前記第２の直列回路に接続した出力端子と
より構成される。
(ホ) 実施例
第２図は本考案の電圧ミラー回路の一実施例、
第３図は同回路の他の実施例を示し、図面におい
て第１図と同一素子には同一図番を付してあり、
１０は入力トランジスタ、１１，１２は各々
PNP型及びNPN型トランジスタより成る補償ト
ランジスタ、１３，１４，１５は各々、NPN型、
PNP型及びNPN型トランジスタより成る第１、
第２及び第３の電流ミラートランジスタ、１６は
電流制御トランジスタ、１７は負荷、１８，１
９，２０はエミツタ抵抗を示す。
第３図は同回路の他の実施例を示し、図面におい
て第１図と同一素子には同一図番を付してあり、
１０は入力トランジスタ、１１，１２は各々
PNP型及びNPN型トランジスタより成る補償ト
ランジスタ、１３，１４，１５は各々、NPN型、
PNP型及びNPN型トランジスタより成る第１、
第２及び第３の電流ミラートランジスタ、１６は
電流制御トランジスタ、１７は負荷、１８，１
９，２０はエミツタ抵抗を示す。
次に第２図の動作について説明すると、IC１
外部に設けた分圧抵抗６，７によつて所定電圧△
Ｖを設定すると、入力トランジスタ１０及び補償
トランジスタ１２のベース・エミツタ立上り電圧
をVBE1、補償トランジスタ１１及び電流ミラート
ランジスタ１４のベース・エミツタ立上り電圧を
VBE2とすると、前記入力トランジスタ１０及び補
償トランジスタ１１におけるベース・エミツタ間
電圧の和はVBE1＋VBE2となり、入力端子５に対し
てＰ点は前記電圧（VBE1＋VBE2）分下がり、一方
出力端子９に対しては、Ｐ点から補償トランジス
タ１２及び電流ミラートランジスタ１４のベー
ス・エミツタ立上り電圧の和（VBE1＋VBE2）分だ
け上がることになる。
外部に設けた分圧抵抗６，７によつて所定電圧△
Ｖを設定すると、入力トランジスタ１０及び補償
トランジスタ１２のベース・エミツタ立上り電圧
をVBE1、補償トランジスタ１１及び電流ミラート
ランジスタ１４のベース・エミツタ立上り電圧を
VBE2とすると、前記入力トランジスタ１０及び補
償トランジスタ１１におけるベース・エミツタ間
電圧の和はVBE1＋VBE2となり、入力端子５に対し
てＰ点は前記電圧（VBE1＋VBE2）分下がり、一方
出力端子９に対しては、Ｐ点から補償トランジス
タ１２及び電流ミラートランジスタ１４のベー
ス・エミツタ立上り電圧の和（VBE1＋VBE2）分だ
け上がることになる。
従つて出力端子９に対して入力端子５から見る
と丁度前記立上り分は補償されることになり、更
に温度特性も併せて補償されるので、前記入力端
子５に分圧抵抗６，７によつて所定の電圧△Ｖを
設定する場合、例えば40mVなる低電圧も設定可
能となる。
と丁度前記立上り分は補償されることになり、更
に温度特性も併せて補償されるので、前記入力端
子５に分圧抵抗６，７によつて所定の電圧△Ｖを
設定する場合、例えば40mVなる低電圧も設定可
能となる。
第３図は、第２図の実施例に電流制御トランジ
スタ１６を付加し、負荷１７を接続した例で、前
記所定電圧△Ｖを可変することにより、負荷１７
への電流I3を、先ず入力トランジスタ１０、第１
の補償トランジスタ１１及び電流ミラートランジ
スタ１３を含む第１の直列回路２１に流れる電流
I1と、負荷抵抗８、第２の補償トランジスタ１２
及び電流ミラートランジスタ１４，１５を含む第
２の直列回路２２に流れる電流I2が変化すること
によつて制御することができる。
スタ１６を付加し、負荷１７を接続した例で、前
記所定電圧△Ｖを可変することにより、負荷１７
への電流I3を、先ず入力トランジスタ１０、第１
の補償トランジスタ１１及び電流ミラートランジ
スタ１３を含む第１の直列回路２１に流れる電流
I1と、負荷抵抗８、第２の補償トランジスタ１２
及び電流ミラートランジスタ１４，１５を含む第
２の直列回路２２に流れる電流I2が変化すること
によつて制御することができる。
尚、第２の電流ミラートランジスタ１４は、ア
ーリー効果を防止し、電流I1及びI2の値を常に等
しくする働きも行なう。
ーリー効果を防止し、電流I1及びI2の値を常に等
しくする働きも行なう。
(ヘ) 考案の効果
本考案は入力トランジスタ、第１の補償トラン
ジスタ及び第１の電流ミラートランジスタを含む
第１の直列回路と、第２の補償トランジスタ、第
２及び第３の電流ミラートランジスタにおける所
定電圧に係る部分のベース・エミツタ立上り電圧
VBEを各々PNP型及びNPN型トランジスタにて
補償することができ、更にこれらの温度補償も行
うことができるので、カラーテレビ等においてシ
ンセサイザ方式を用いたチユーナに設けられたウ
イドコンパレータのウインド幅の設定にも対応で
きる利点が得られる。
ジスタ及び第１の電流ミラートランジスタを含む
第１の直列回路と、第２の補償トランジスタ、第
２及び第３の電流ミラートランジスタにおける所
定電圧に係る部分のベース・エミツタ立上り電圧
VBEを各々PNP型及びNPN型トランジスタにて
補償することができ、更にこれらの温度補償も行
うことができるので、カラーテレビ等においてシ
ンセサイザ方式を用いたチユーナに設けられたウ
イドコンパレータのウインド幅の設定にも対応で
きる利点が得られる。
第１図は従来の電圧ミラー回路、第２図は本考
案の一実施例を示す同回路、第３図は本考案の他
の実施例を示す同回路である。 主な図番の説明、１……IC、４……電源端子、
５……入力端子、６，７……分圧抵抗、８……負
荷抵抗、９……出力端子、１０……入力トランジ
スタ、１１……第１の補償トランジスタ、１２…
…第２の補償トランジスタ、１３……第１の電流
ミラートランジスタ、１４……第２の電流ミラー
トランジスタ、１５……第３の電流ミラートラン
ジスタ、２１……第１の直列回路、２２……第２
の直列回路。
案の一実施例を示す同回路、第３図は本考案の他
の実施例を示す同回路である。 主な図番の説明、１……IC、４……電源端子、
５……入力端子、６，７……分圧抵抗、８……負
荷抵抗、９……出力端子、１０……入力トランジ
スタ、１１……第１の補償トランジスタ、１２…
…第２の補償トランジスタ、１３……第１の電流
ミラートランジスタ、１４……第２の電流ミラー
トランジスタ、１５……第３の電流ミラートラン
ジスタ、２１……第１の直列回路、２２……第２
の直列回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 電源とアース間に第１の導電型の入力トラン
ジスタ、第２の導電型でダイオード接続した第
１の補償トランジスタ、第１の導電型の第１の
電流ミラートランジスタを直列接続した第１の
直列回路と、前記電源とアース間に負荷抵抗、
第１の導電型でダイオード接続した第２の補償
トランジスタ、第２の導電型で前記第１の補償
トランジスタにベースを接続した第２の電流ミ
ラートランジスタ、第１の導電型でダイオード
接続されるとともに前記第１の電流ミラートラ
ンジスタと電流ミラー関係に接続された第３の
電流ミラートランジスタを直列接続した第２の
直列回路と、前記入力トランジスタのベースに
接続した入力端子と、前記第２の直列回路に接
続した出力端子とより成り、前記入力端子に印
加した入力電圧と同一の電圧を前記出力端子よ
り導出することを特徴とした電圧ミラー回路。 (2) 前記第１の直列回路及び第２の直列回路を同
一集積回路内に設け、前記入力端子を外部端子
として設けたことを特徴とする前記実用新案登
録請求の範囲第１項に記載の電圧ミラー回路。 (3) 前記第２の直列回路に設けた第３の電流ミラ
ートランジスタと電流ミラー関係に接続された
電流制御トランジスタと、該電流制御トランジ
スタの出力電流を電圧に変換する負荷とを備
え、前記負荷の一端に出力端子を接続したこと
を特徴とする実用新案登録請求の範囲第１項に
記載の電圧ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1419483U JPS59119623U (ja) | 1983-02-01 | 1983-02-01 | 電圧ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1419483U JPS59119623U (ja) | 1983-02-01 | 1983-02-01 | 電圧ミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119623U JPS59119623U (ja) | 1984-08-13 |
| JPH0113452Y2 true JPH0113452Y2 (ja) | 1989-04-20 |
Family
ID=30145566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1419483U Granted JPS59119623U (ja) | 1983-02-01 | 1983-02-01 | 電圧ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119623U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6160545B2 (ja) | 2014-04-07 | 2017-07-12 | 株式会社デンソー | 過電流保護回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221751A (en) * | 1975-08-12 | 1977-02-18 | Toshiba Corp | Voltage follower circuit |
| JPS5620316A (en) * | 1979-07-27 | 1981-02-25 | Hitachi Denshi Ltd | Buffer circuit |
-
1983
- 1983-02-01 JP JP1419483U patent/JPS59119623U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221751A (en) * | 1975-08-12 | 1977-02-18 | Toshiba Corp | Voltage follower circuit |
| JPS5620316A (en) * | 1979-07-27 | 1981-02-25 | Hitachi Denshi Ltd | Buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119623U (ja) | 1984-08-13 |
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