JPH01123317A - フレームメモリのアドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 グラフインクデイスプレィ装置の表示画面に対応して表
示データが描画されるフレームメモリの領域を拡大又は
縮小するアドレス制御方式に関し、描画プロセッサの処
理を簡易化すると共に表示データのずれ発生も防止する
ことを目的とし、複数のバッファ領域で構成されるフレ
ームメモリと、フレームメモリに描画する描画プロセッ
サと、描画プロセッサの指示で各バッファ領域を夫々指
定するアドレスとバッファ領域のＹ座標アドレスとＸ座
標アドレスを送出するアドレス作成回路と、描画プロセ
ッサの指示でフレームメモリのアクセスのための制御信
号を送出するアクセス制御回路と、描画プロセッサの指
示でフレームメモリの各バッファ領域にデータを書込み
又は読取る処理を行うデータ処理回路を備えた装置にお
いて、アドレス作成回路が送出するＹ座標アドレスとＸ
座標アドレスの上位ビットを、アドレス作成回路が送出
するバッファ領域指定アドレスと夫々切替えて送出する
切替手段と、描画プロセッサの指示により切替手段に切
替え指示を行う指示手段とを設け、フレームメモリの複
数のバッファ領域を結合して、記憶容量を拡大したバッ
ファ領域として使用する構成とする。

〔産業上の利用分野〕

本発明はグラフインクデイスプレィ装置に係り、特に表
示画面に対応して表示データが描画されるフレームメモ
リの領域を拡大又は縮小するアドレス制御方式に関する
。

例えば、ＣＡ’Ｄ／ＣＡＭ（コンピュータを利用した設
計・製造支援システム）等で使用するグラフインクデイ
スプレィ装置では、表示データをフレームメモリに描画
し、このフレームメモリを例えばラスク走査して描画さ
れた図形等を読出し、この読出された図形等を前記ラス
ク走査に同期して例えばブラウン管の表示画面上を走査
して表示している。

一般にこのフレームメモリは複数のバッファ領域から構
成され、これらのバッファ領域は高速に図形を移動する
場合等では、滑らかに移動する図形の表示を行もために
、表示用のバ・ノファ領域と描画用のバッファ領域とに
交互に切替えられて使用されたり、処理中の図形を一時
保存するために使用されたりしている。

ところで、ＣＡＤ／ＣＡＭシステムではプリント板ユニ
ットのパターン設計等を行うが、このパターンが大きく
て一画面上に一度に全情報が表示出来ないことがある。

このような場合、バッファ領域に分割描画し、このバッ
ファ領域を結合してデータを読出させ、表示することに
より、大量情報の表示を行う場合がある。このようなバ
ッファ領域の使用を行う時、処理が複雑化したり、バッ
ファ領域の結合部分で誤差が生じたりすることの無いこ
とが必要である。

〔従来の技術〕

第４図は従来の技術を説明するブロック図である。

描画プロセッサ３は図示省略した上位装置から与えられ
た表示データをデータ処理回路６に送出し、この表示デ
ータをフレームメモリ７に書込むためのアドレス、即ち
、フレームメモリ７上の表示データの各画素のＸ方向の
座標とＹ方向の座標を算出して、この座標をアドレス作
成回路４を経てフレームメモリ７に送出させる。そして
、アクセス制御回路５に指示してフレームメモリ７に表
示データを書込むための制御信号を送出させる。

従って、フレームメモリ７はアドレス作成回路４が送出
するアドレスに、データ処理回路６が送出する表示デー
タを書込む。

描画プロセッサ３はフレームメモリ７に書込んだ表示デ
ータを表示部８に表示させる場合、アドレス作成回路４
からアドレスを送出させ、アクセス制御回路５からフレ
ームメモリ７に表示データを読出すための制御信号を送
出させる。

従って、フレームメモリ７から読出された表示データは
データ処理回路６に読取られ、表示部８に送出されて表
示される。

第５図はアドレス作成回路４の一例を示すブロック図で
、第６図はフレームメモリ７の一例を説明する図ある。

フレームメモリ７は、例えば、８Ｍビットの記憶容量を
持ち、４個のバッファ領域に分割されているものとする
と、バッファ指定レジスタ１４は描画プロセッサ３の指
示により、２ビツトのアドレスをフレームメモリ７に送
出し、フレームメモリフを構成する複数のバッファ領域
の一つを指定する。

即ち、フレームメモリ７のバッファ領域の個数が第６図
■〜■に示す如く４個であると、バッファ指定レジスタ
１４が“００”を送出した時■が指定され、“０１″を
送出した時■が指定され、“１０′″を送出した時■が
指定され、“１１″を送出した時■が指定される。

Ｘ座標レジスタ１２はバッファ領域■〜■の容量が夫々
２ＫＸＩＫピントであるとすると、１１ビ・ノドのアド
レスを送出し、Ｘ座標レジスタ１３は１０ビツトのアド
レスを送出する。従って、アドレス作成回路４は２３ビ
ツトのアドレスをフレームメモリ７に供給している。

通常−つのバッファ領域が第４図に示す表示部８の一画
面分の表示データを記憶しているが、ここで、例えば描
画プロセッサ３に、上位装置から一画面では全情報が表
示出来ない大きな表示データが与えられたとすると、一
つのバッファ領域では、この表示データを記録出来ない
ため、描画プロセンサ３は各バッファ領域に分割して描
画し、この描画したバッファ領域を結合して表示させる
ようにしている。

例えば、第６図■に示す如き長い直線を描画する表示デ
ータが与えられたとすると、描画プロセッサ３はバッフ
ァ領域■と■と■に連なる直線の描画を行う。この場合
、上位装置からは直線の始端と終端のアドレスが指示さ
れるのみであるため、描画プロセッサ３はバッファ領域
■と■の継目のアドレスとバッファ領域■と■の継目の
アドレスを演算して描画する。

〔発明が解決しようとする問題点〕

上記の如く、従来は一つのバッファ領域に描画出来ない
大きな表示データが与えられた場合、複数のバッフ仝領
域に分割して措画し、バッファ領域の継目のアドレスを
演算するため、描画プロセラｆ−３の処理が複雑となり
、且つ、継目のアドレスに誤差があると、直線がずれて
表示されるという問題がある。

本発明はこのような問題点に鑑み、複数のバッファ領域
を結合し、一つのバッファ領域の記憶容量を拡大して表
示データを書込むようにして、継目のアドレス演算を不
要とすることで、描画プロセッサ３の処理を簡易化する
と共に、表示データのずれ発生も防止することを目的と
している。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図は第４図に指示手段１６と切替手段１５を追加し
たもので、指示手段１６は描画プロセッサ３の指示によ
り切替手段１５に切替え指示を送出し、切替手段１５は
この切替え指示に基づき、アドレス作成回路４が送出す
るＹｗ：標アドレスとＸ座標アドレスの上位ビットを、
このアドレス作成回路４が送出するバッファ領域指定ア
ドレスと夫々切替えて、フレームメモリ７に送出する。

従って、第５図に示すバッファ指定レジスタ１４が送出
する２ビツトのアドレスの中の１ビツトの代わりに、Ｘ
座標レジスタ１２の送出するアドレス１１ビツトの上位
に１ビツト付加し、Ｘ座標レジスタ１３が送出するアド
レス１０ビツトの上位に１ビツト付加した場合、フレー
ムメモリ７を４個のバッファ領域を結合して一つのバッ
ファ領域に拡大した状態にして、データ処理回路６が送
出する表示データを書込むことが出来る。

従って、表示部８にはずれ等の発生しない図形を表示さ
せることが出来る。

〔作用〕

上記の如く構成することにより、フレームメモリ７の一
つのバッファ領域内に書込むことが出来ない大きな表示
データを与えられた時、描画プロセッサ３は指示手段１
６に指示して、切替手段１５にアドレス生成回路４が送
出するバッファ領域１旨定アドレスの代わりに、フレー
ムメモリ７のＸ、座標アドレス及び／又はＹ座標アドレ
スの上位にビットを付加させることで、フレームメモリ
７を構成するバッファ領域を結合し、一つのバッファ領
域の記憶容量を拡大させることが可能となるため、各バ
ッファ領域の継目のアドレスを演算する必要が無く、従
って、継目のアドレス誤差による図形のずれの発生する
ことも防止出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明する図である。

第２図は第１図の指示手段１６と切替手段１５とアドレ
ス作成回路４の詳細ブロック図である。

描画プロセッサ３は第３図（ａ）に示す如く、フレーム
メモリ７を夫々２ＫＸＩＫビツトの容量を持つ４個のバ
ッファ領域■〜■として使用する場合、バッファタイプ
レジスタ１７に、例えば“００″をセットする。

従って、バッファタイプレジスタ１７は“０”をマルチ
プレクサ１８と１９に夫々送出し、マルチプレクサ１８
と１９をバッファ指定レジスタ１４側に接続させ、バッ
ファ指定レジスタ１４が送出する２ビツトのアドレスを
フレームメモリ７に送出させる。

そして、Ｘ座標レジスタ１２から１１ビツトのアドレス
を、Ｙ座標レジスタ１３から１０ビツトのアドレスを、
夫々フレームメモリ７に送出させる。

描画プロセッサ３は第３図ｆｂｌに示す如く、フレーム
メモリ７を夫々４ＫＸＩＫビツトの容量を持つ２個のバ
ッファ領域■及び■として使用する場合、バッファタイ
プレジスタ１７に“０１”をセットする。

従って、バッファタイプレジスタ１７は“０”をマルチ
プレクサ１８に送出し、“１”をマルチプレクサ１９に
送出して、マルチプレクサ１８をバッファ指定レジスタ
１４側に接続させ、マルチプレクサ１９をＸ座標レジス
タ１２側に接続させ、バッファ指定しジスタ１４が送出
する２ビツトのアドレスの中、１ビツトをフレームメモ
リ７に送出させる。

そして、Ｘ座標レジスタ１２から１２ビツトのアドレス
の中、上位１ビツトをマルチプレクサ１９を経て、下位
１１ビツトを直接に夫々フレームメモリ７に送出させ、
Ｙｌｌｉ標レジスタ１３からは１０ビツトのアドレスを
フレームメモリ７に送出させる。

この場合、バッファ指定レジスタ１４が送出する１ビツ
トが、“０″である時はバッファ領域■が指定され、“
１”である時はバッファ領域■が指定される。

描画プロセッサ３は第３図（Ｃ）に示す如く、フレーム
メモリ７を夫々２ＫＸ２にビットの容量を持つ２個のバ
ッファ領域■及び■として使用する場合、バッファタイ
プレジスタ１７に“１０″をセットする。

従って、バッファタイプレジスタ１７は“１”をマルチ
プレクサ１８に送出し、“０”をマルチプレクサ１９に
送出して、マルチプレクサ１９をバッファ指定レジスタ
１４側に接続させ、マルチプレクサ１８をＹ座標レジス
タ１３側に接続させ、バッファ指定レジスタ１４が送出
する２ビツトのアドレスの中、１ビツトをフレームメモ
リ７に送出させる。

そして、Ｙ座標レジスタ１３から１１ビツトのアドレス
の中、上位１ビツトをマルチプレクサ１８を経て、下位
１０ビツトを直接に夫々フレームメモリ７に送出させ、
Ｘ座標レジスタ１２からは１１ビツトのアドレスをフレ
ームメモリ７に送出させる。

この場合、バッファ指定レジスタ１４が送出するｌビッ
トが、“０”である時はバッファ領域■が指定され、“
１″である時はバッファ領域■が指定される。

描画プロセッサ３は第３図（ｄ＋に示す如く、フレーム
メモリ７を夫々４ＫＸ２にビットの容量を持つ１個のバ
ッファ領域［相］として使用する場合、バッファタイプ
レジスタ１７に“１１″をセットする。

従って、バッファタイプレジスタ１７は“１”をマルチ
プレクサ１８と１９に送出して、マルチプレクサ１８を
Ｙ座標レジスタ１３側に、マルチプレクサ１９をＸ座標
レジスタ１２側に接続させ、Ｙ座標レジスタ１３から１
１ビツトのアドレスの中、上位１ビツトをマルチプレク
サ１８を経て、下位１０ビツトを直接に夫々フレームメ
モリ７に送出させ、Ｘ座標レジスタ１２からは１２ビツ
トのアドレスの中、上位１ビツトをマルチプレクサ１９
を経て、下位１１ビツトを直接に夫々フレームメモリ７
に送出させる。

〔発明の効果〕

以上説明した如く、本発明は複数のバッファ領域に分割
して描画しなければならない大きな表示データを、バッ
ファタイプを指定することで、バッファ領域を適宜結合
して領域を拡大することが可能となるため、描画プロセ
ッサの処理が単純となると共に、表示データにずれの発
生することを防止出来る。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明する図、 第４図は従来の技術を説明するブロック図、第５図はア
ドレス作成回路の一例を示すブロック図、 第６図はフレームメモリの一例を説明する図である。 図において、 ３は描画プロセッサ、　　４はアドレス作成回路、５は
アクセス制御回路、６はデータ処理回路、７はフレーム
メモリ、　８は表示部、 １２はＸ座標レジスタ、　１３はＹ座標レジスタ、１４
はバッファ指定レジスタ、 １５は切替手段、　　　　１６は指示手段、１７はバッ
ファタイプレジスタ、 １８、１９はマルチプレクサである。 畝） （し） （Ｃ） ｃｄ＞ 光ξ求の技１行ε説１吋すづデ」・／７メ竿４酊

Claims (1)

【特許請求の範囲】
1. 複数のバッファ領域に分割されて構成されるフレームメ
   モリ（７）と、該フレームメモリ（７）に描画する描画
   プロセッサ（３）と、該フレームメモリ（７）の各バッ
   ファ領域を夫々指定するアドレスを送出すると共に、該
   バッファ領域のＹ座標アドレスとＸ座標アドレスを送出
   するアドレス作成回路（４）と、該フレームメモリ（７
   ）に対するアクセスのための制御信号を送出するアクセ
   ス制御回路（５）と、該フレームメモリ（７）の各バッ
   ファ領域にデータを書込む処理又は各バッファ領域から
   データを読取る処理を行うデータ処理回路（６）を備え
   た装置において、該アドレス作成回路（４）が送出する
   Ｙ座標アドレスとＸ座標アドレスの上位ビットを、該ア
   ドレス作成回路（４）が送出するバッファ領域を指定す
   るアドレスと夫々切替えて送出する切替手段（１５）と
   、前記描画プロセッサ（３）の指示により該切替手段（
   １５）に切替えの指示を行う指示手段（１６）とを設け
   、前記切替手段（１５）が前記アドレス作成回路（４）
   の送出するＸ座標アドレス及び／又はＹ座標アドレスの
   上位ビットを、該アドレス作成回路（４）が送出するバ
   ッファ領域を指定するアドレスの代わりに、前記フレー
   ムメモリ（７）に送出した時、該フレームメモリ（７）
   の複数のバッファ領域が結合され、記憶容量が拡大され
   たバッファ領域として使用されることを特徴とするフレ
   ームメモリのアドレス制御方式。