JPH01122280A - ラインセンサ - Google Patents
ラインセンサInfo
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- JPH01122280A JPH01122280A JP62279181A JP27918187A JPH01122280A JP H01122280 A JPH01122280 A JP H01122280A JP 62279181 A JP62279181 A JP 62279181A JP 27918187 A JP27918187 A JP 27918187A JP H01122280 A JPH01122280 A JP H01122280A
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ラインセンサに関し、例えばＣＣＤ（電荷
移送素子）転送回路を有するラインセンサに利用して有
効な技術に関するものである。
移送素子）転送回路を有するラインセンサに利用して有
効な技術に関するものである。
フォトダイオードアレイにより光電変換された画素信号
をＣＣＤ転送回路（アナログシフトレジスタ）を用いて
シリアルに出力させるＣＣＤラインセンサが公知である
。このようなＣＣＤラインセンサに関しては、例えば、
日経マグロウヒル社１９８１年１１月９日付「日経エレ
クトロニクス」頁１４０〜頁１５７がある。
をＣＣＤ転送回路（アナログシフトレジスタ）を用いて
シリアルに出力させるＣＣＤラインセンサが公知である
。このようなＣＣＤラインセンサに関しては、例えば、
日経マグロウヒル社１９８１年１１月９日付「日経エレ
クトロニクス」頁１４０〜頁１５７がある。
例えば、上記のようなＣＣＤラインセンサをバーコード
の読み取り装置として利用する場合、そを使用する環境
、言い換えるならば、明るい場所や暗い場所での読み取
り応じて感度を可変にする必要がある。このような感度
の制御は、通常レンズの絞り機構を利用することが考え
られる。しかしながら、レンズの絞り機構にあっては、
読み取り装置が比較的大型化すること、及び機械的機構
によって感度を制御することになるため、信頼性や耐久
性の点で問題がある。
の読み取り装置として利用する場合、そを使用する環境
、言い換えるならば、明るい場所や暗い場所での読み取
り応じて感度を可変にする必要がある。このような感度
の制御は、通常レンズの絞り機構を利用することが考え
られる。しかしながら、レンズの絞り機構にあっては、
読み取り装置が比較的大型化すること、及び機械的機構
によって感度を制御することになるため、信頼性や耐久
性の点で問題がある。
この発明の目的は、感度を可変にする機能を内蔵したラ
インセンサを提供することにある。
インセンサを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、光電変換素子とＣＯＤ転送回路との間に、上
記光電変換素子の電荷を任意のタイミングで掃き出させ
るリセット回路を設ける。
記光電変換素子の電荷を任意のタイミングで掃き出させ
るリセット回路を設ける。
上記した手段によれば、光電変換素子によって形成され
た電荷を、その読み出しの前に掃き出させることができ
るから、信号として読み出される光電変換時間を制御す
ることによって感度を可変にすることができる。
た電荷を、その読み出しの前に掃き出させることができ
るから、信号として読み出される光電変換時間を制御す
ることによって感度を可変にすることができる。
第１図には、この発明に係るラインセンサの一実施例の
要部回路図が示されている。
要部回路図が示されている。
同図の各回路は、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような１
個の半導体基板上において形成される。
って、特に制限されないが、単結晶シリコンのような１
個の半導体基板上において形成される。
この実施例では、特に制限されないが、光電変換素子と
してのフォトダイオードＤ１、Ｄ２〜Ｄ３は、例示的に
示されているように横方向に並べられて配置される。こ
れによって、フォトダイオードＤｉ−Ｄ３は、−列に配
列されることによって一次元フォトトダイオードアレイ
を構成する。
してのフォトダイオードＤ１、Ｄ２〜Ｄ３は、例示的に
示されているように横方向に並べられて配置される。こ
れによって、フォトダイオードＤｉ−Ｄ３は、−列に配
列されることによって一次元フォトトダイオードアレイ
を構成する。
上記フォトダイオードＤ１〜Ｄ３のアノード電極側には
、回路の接地電位点に結合される。上記フォトダイオー
ドＤ１のソード側の電極は、特に制限されないが、ゲー
ト手段としてもＭＯＳＦＥＴＱＩと、転送用のＭＯＳ
Ｆ ＥＴＱ ２を通して転送回路ＣＣＤの対応する転送
段の蓄積ゲート下の半導体領域に結合される。他の例示
的に示されているフォトダイオードＤ２及びＤ３のカソ
ード電極も、上記同様にＭＯＳＦＥＴＱ４、Ｑ５及びＱ
７、Ｑ８を介して上記転送回路ＣＯＤの対応する転送段
に結合される。上記ＭＱ Ｓ Ｆ ＥＴＱ １、Ｑ４及
びＱ７のゲートには、タイミングパルスＰＣが共通に供
給される。また、ＭＯＳＦＥＴＱ２、Ｑ５及びＱ８のゲ
ートには、転送用のタイミングパルスＴＧが共通に供給
される。特に制限されないが、上記タイミングパルスＰ
Ｃは、５ｖ系のタイミングパルスとされ、上記転送用の
タイミングパルスＴＧは１２Ｖ系のタイミングパルスと
される。
、回路の接地電位点に結合される。上記フォトダイオー
ドＤ１のソード側の電極は、特に制限されないが、ゲー
ト手段としてもＭＯＳＦＥＴＱＩと、転送用のＭＯＳ
Ｆ ＥＴＱ ２を通して転送回路ＣＣＤの対応する転送
段の蓄積ゲート下の半導体領域に結合される。他の例示
的に示されているフォトダイオードＤ２及びＤ３のカソ
ード電極も、上記同様にＭＯＳＦＥＴＱ４、Ｑ５及びＱ
７、Ｑ８を介して上記転送回路ＣＯＤの対応する転送段
に結合される。上記ＭＱ Ｓ Ｆ ＥＴＱ １、Ｑ４及
びＱ７のゲートには、タイミングパルスＰＣが共通に供
給される。また、ＭＯＳＦＥＴＱ２、Ｑ５及びＱ８のゲ
ートには、転送用のタイミングパルスＴＧが共通に供給
される。特に制限されないが、上記タイミングパルスＰ
Ｃは、５ｖ系のタイミングパルスとされ、上記転送用の
タイミングパルスＴＧは１２Ｖ系のタイミングパルスと
される。
なお、上記フォトダイオードアレイにおいて、１つのフ
ォトダイオードの占有面積に対して後述する転送回路Ｃ
ＣＤの単位のＣＣＤ転送チャンネルの長さが大きい場合
、上記フォトダイオードを高密度に配置させるために、
転送回路ＣＯＤを上記フォトダイオードアレイに対して
上下に分割して配置するものとしてもよい。すなわち、
奇数段のフォトダイオードＤＩ等からの読み出し信号は
、上側に配置される転送回路ＣＯＤによって転送し、偶
数段のフォトダイオードＤ２等は、下側に配置される転
送回路ＣＣＤによって転送するものとしてもよい、この
場合、上記転送回路ＣＯＤの分割に応じて、それに対応
したＭＯＳ Ｆ ＥＴを上下に分けて配置される。
ォトダイオードの占有面積に対して後述する転送回路Ｃ
ＣＤの単位のＣＣＤ転送チャンネルの長さが大きい場合
、上記フォトダイオードを高密度に配置させるために、
転送回路ＣＯＤを上記フォトダイオードアレイに対して
上下に分割して配置するものとしてもよい。すなわち、
奇数段のフォトダイオードＤＩ等からの読み出し信号は
、上側に配置される転送回路ＣＯＤによって転送し、偶
数段のフォトダイオードＤ２等は、下側に配置される転
送回路ＣＣＤによって転送するものとしてもよい、この
場合、上記転送回路ＣＯＤの分割に応じて、それに対応
したＭＯＳ Ｆ ＥＴを上下に分けて配置される。
この実施例では、感度可変機能を付加するために、上記
フォトダイオードＤ１に対応して設けられたＭＯＳＦＥ
ＴＱＩとＱ２の接続点には、信号掃き出し用のリセット
ＭＯＳ Ｆ ＥＴＱ ３が設けられる。他のフォトダイ
オードＤＩ及びＤ３にそれぞれ対応して設けられたＭＯ
ＳＦＥＴＱ４とＱ５及びＱ７とＱ８の接続には、それぞ
れ同様なリセット用ＭＯＳＦＥＴＱ６及びＱ９が設けら
れる。
フォトダイオードＤ１に対応して設けられたＭＯＳＦＥ
ＴＱＩとＱ２の接続点には、信号掃き出し用のリセット
ＭＯＳ Ｆ ＥＴＱ ３が設けられる。他のフォトダイ
オードＤＩ及びＤ３にそれぞれ対応して設けられたＭＯ
ＳＦＥＴＱ４とＱ５及びＱ７とＱ８の接続には、それぞ
れ同様なリセット用ＭＯＳＦＥＴＱ６及びＱ９が設けら
れる。
これらリセットＭＯＳＦＥＴＱ３、Ｑ６及びＱ９のゲー
トは、共通化されてタイミング信号ＴＧＥが供給される
。そして、上記ＭＯＳＦＥＴＱ３、Ｑ６及びＱ９は、信
号掃き出し用の外部端子り。
トは、共通化されてタイミング信号ＴＧＥが供給される
。そして、上記ＭＯＳＦＥＴＱ３、Ｑ６及びＱ９は、信
号掃き出し用の外部端子り。
に共通に結合される。
上記のように、転送回路ＣＯＤが上下に配置される場合
、それに応じて上記リセット用のＭＯＳＦＥＴＱ３、Ｑ
６及びＱ９も上下に分けて配置される。ただし、信号掃
き出し用の外部端子ＤＯ及びタイミングパルスＴＧＥは
、上記リセット用のＭＯＳＦＥＴＱ３、Ｑ６及びＱ９に
対して共通に用いられる。このことは、上記タイミング
パルスＰＣ及びＴＧも同様である。ただし、ＣＯＤに供
給されるタイミングパルスφ１とφ２は、上側のＣＯＤ
と下側のＣＯＤとでは、位相を異ならせる必要があるた
め、言いかかるならば、交互に転送信号を出力させるた
めに、それに応じた異なるタイミングパルスが供給され
る。
、それに応じて上記リセット用のＭＯＳＦＥＴＱ３、Ｑ
６及びＱ９も上下に分けて配置される。ただし、信号掃
き出し用の外部端子ＤＯ及びタイミングパルスＴＧＥは
、上記リセット用のＭＯＳＦＥＴＱ３、Ｑ６及びＱ９に
対して共通に用いられる。このことは、上記タイミング
パルスＰＣ及びＴＧも同様である。ただし、ＣＯＤに供
給されるタイミングパルスφ１とφ２は、上側のＣＯＤ
と下側のＣＯＤとでは、位相を異ならせる必要があるた
め、言いかかるならば、交互に転送信号を出力させるた
めに、それに応じた異なるタイミングパルスが供給され
る。
上記転送回路ＣＯＤの出力部には、電荷の形態の信号を
電圧信号に変換するための出力アンプＰＡが設けられ、
この出力アンプＰＡを通して、出力端子ＯＵＴから読み
出し信号が送出される。
電圧信号に変換するための出力アンプＰＡが設けられ、
この出力アンプＰＡを通して、出力端子ＯＵＴから読み
出し信号が送出される。
第３図には、上記転送回路ＣＯＤの一実施例の断面図が
示され、第４図にはそのパターン図が示されている。
示され、第４図にはそのパターン図が示されている。
ＣＯＤ （電荷移送素子ともいう）では、電子（又は正
孔）が通り易い転送チャンネルをシリコン基板中に作る
。シリコン基板の表面に酸化膜を挟み、第３図の断面図
及び第４図のパターン図に示すように、転送ゲートＩＡ
、２Ａ、３Ａ、４Ａ・・・と蓄積ゲートＩＢ、２Ｂ、３
Ｂ、４Ｂ・・・が形成される。転送ゲー）ＩＡ、２人、
３Ａ、４Ａ・・・下のチャンネルと蓄積ゲートＩＢ、２
Ｂ、３Ｂ、４Ｂ・・・下のチャンネルとでは不純物濃度
が異なり、ゲートに電圧を印加していない状態のときに
、内部電位に差が生じ、蓄積ゲートＩＢ、２Ｂ、３Ｂ、
４Ｂ・・・下に電子（又は正札）が集まり易くしである
。
孔）が通り易い転送チャンネルをシリコン基板中に作る
。シリコン基板の表面に酸化膜を挟み、第３図の断面図
及び第４図のパターン図に示すように、転送ゲートＩＡ
、２Ａ、３Ａ、４Ａ・・・と蓄積ゲートＩＢ、２Ｂ、３
Ｂ、４Ｂ・・・が形成される。転送ゲー）ＩＡ、２人、
３Ａ、４Ａ・・・下のチャンネルと蓄積ゲートＩＢ、２
Ｂ、３Ｂ、４Ｂ・・・下のチャンネルとでは不純物濃度
が異なり、ゲートに電圧を印加していない状態のときに
、内部電位に差が生じ、蓄積ゲートＩＢ、２Ｂ、３Ｂ、
４Ｂ・・・下に電子（又は正札）が集まり易くしである
。
今、シリコン基板表面のゲートに適当な電圧を加え、転
送チャンネル内の電荷に対するポテンシャルを「波」形
に出来たとすると、電荷（電子又は正札）はその「波」
の谷に集まる。ゲートにかかる電圧をパルスとし、適当
に高電位／低電位に変化させ、上記「波」形が一方向に
移動できれば「波」の谷に集まった電荷を転送チャンネ
ル内に移送することができる。
送チャンネル内の電荷に対するポテンシャルを「波」形
に出来たとすると、電荷（電子又は正札）はその「波」
の谷に集まる。ゲートにかかる電圧をパルスとし、適当
に高電位／低電位に変化させ、上記「波」形が一方向に
移動できれば「波」の谷に集まった電荷を転送チャンネ
ル内に移送することができる。
以下、電子を転送電荷とする場合について述べる。正孔
を転送電荷とする場合は、電子を転送電荷とする場合か
ら容易に推論できるので略す。
を転送電荷とする場合は、電子を転送電荷とする場合か
ら容易に推論できるので略す。
上記第３図及び第４図に示すように、Ｐ型シリコン基板
の表面にチャンネル幅を残して酸化膜を形成し、リン原
子イオンをイオン打ち込み法で注入させる０次いで熱処
理を行い約０．７μｍ程度の深さ方向の厚みを持つＮ型
の導電性（電子を主荷電子とする）チャンネルを形成す
る０次に、その表面全体を酸化させ、チャンネル部表面
に５００〜１０００人のシリコン酸化膜を形成する。酸
化膜の上にポリシリコンからなる０、５μｍ程度の膜を
積層し、蓄積ゲートＩＢ、２Ｂ、３Ｂ、４Ｂ・・・をホ
トリソグラフィ技術によって形成する。
の表面にチャンネル幅を残して酸化膜を形成し、リン原
子イオンをイオン打ち込み法で注入させる０次いで熱処
理を行い約０．７μｍ程度の深さ方向の厚みを持つＮ型
の導電性（電子を主荷電子とする）チャンネルを形成す
る０次に、その表面全体を酸化させ、チャンネル部表面
に５００〜１０００人のシリコン酸化膜を形成する。酸
化膜の上にポリシリコンからなる０、５μｍ程度の膜を
積層し、蓄積ゲートＩＢ、２Ｂ、３Ｂ、４Ｂ・・・をホ
トリソグラフィ技術によって形成する。
これらの蓄積ゲートＩＢ、２Ｂ、３Ｂ、４Ｂ・・・のゲ
ート長（転送チャンネルの長手方向に向かっての寸法）
は出来るだけ短いことが転送効率の点から望まれる。上
記ゲート長は現在の製造技術では１．５〜３μｍが背進
である。将来、微細加工技術の進展に伴い、１．０ ｐ
ｍ、 ０．８ ａｍ、０．５μｍ・・・と短くなると考
えられる。これらの各蓄積ゲートＩＢ、２Ｂ、３Ｂ、４
Ｂ・・・の繰り返しピンチは、ゲート長の１．５〜２．
０倍である。上記各蓄積ゲー）ＩＢ、２Ｂ、３Ｂ、４Ｂ
・・・の間にはボロン原子イオンをイオン打ち込みし、
Ｎ型導電性を少しキャンセルし、その上に転送ゲートＬ
Ａ、２Ａ、３Ａ、４Ａ・・・を蓄積ゲートと同様に酸化
膜、ポリシリコン膜をホトリソグラフィ技術により形成
する。
ート長（転送チャンネルの長手方向に向かっての寸法）
は出来るだけ短いことが転送効率の点から望まれる。上
記ゲート長は現在の製造技術では１．５〜３μｍが背進
である。将来、微細加工技術の進展に伴い、１．０ ｐ
ｍ、 ０．８ ａｍ、０．５μｍ・・・と短くなると考
えられる。これらの各蓄積ゲートＩＢ、２Ｂ、３Ｂ、４
Ｂ・・・の繰り返しピンチは、ゲート長の１．５〜２．
０倍である。上記各蓄積ゲー）ＩＢ、２Ｂ、３Ｂ、４Ｂ
・・・の間にはボロン原子イオンをイオン打ち込みし、
Ｎ型導電性を少しキャンセルし、その上に転送ゲートＬ
Ａ、２Ａ、３Ａ、４Ａ・・・を蓄積ゲートと同様に酸化
膜、ポリシリコン膜をホトリソグラフィ技術により形成
する。
転送ゲートと蓄積ゲートを相隣合うもの、すなわち、Ｉ
ＡとＩＢ、２Ａと２Ｂ、３Ａと３Ｂ１４Ａと４Ｂ・・・
を結合させて同じタイミングで同一電位を加えるように
し、かっこられの電極群を１つおきに２つのグループに
分け、一方に低電位（例えばＯＶ）を、他方に高電位（
１２Ｖ）を与える。すなわち、上記ゲー）ＩＡとＩＢ及
び３Ａと３Ｂには駆動クロックパルスφｌを供給し、上
記ゲート２Ａと２Ｂ及び４Ａと４Ｂには駆動クロックパ
ルスφ２を供給する。
ＡとＩＢ、２Ａと２Ｂ、３Ａと３Ｂ１４Ａと４Ｂ・・・
を結合させて同じタイミングで同一電位を加えるように
し、かっこられの電極群を１つおきに２つのグループに
分け、一方に低電位（例えばＯＶ）を、他方に高電位（
１２Ｖ）を与える。すなわち、上記ゲー）ＩＡとＩＢ及
び３Ａと３Ｂには駆動クロックパルスφｌを供給し、上
記ゲート２Ａと２Ｂ及び４Ａと４Ｂには駆動クロックパ
ルスφ２を供給する。
例えば、駆動クロックパルスφｌをＯＶとし、駆動クロ
ックパルスφ２を１２Ｖにすると、転送ゲートＩＡ、蓄
積ゲートＩＢ、転送ゲート２Ａ。
ックパルスφ２を１２Ｖにすると、転送ゲートＩＡ、蓄
積ゲートＩＢ、転送ゲート２Ａ。
蓄積ゲート２Ｂの順に階段状に低くなる電子に対する内
部ポテンシャル（以下、電子について論議を進めるので
単に内部ポテンシャルという）分布が形成される。この
ことは、同様な転送ゲート３Ａ、Ｍ積ゲート３Ｂ、転送
ゲート４Ａ、蓄積ゲ−）４Ｂにおいても同様となる。こ
れにより、谷の部分に電荷が集まり、電子に注目すると
最も高い電位を持つ蓄積ゲー）２Ｂと４Ｂ下に転送すべ
き電子が集まることになる。
部ポテンシャル（以下、電子について論議を進めるので
単に内部ポテンシャルという）分布が形成される。この
ことは、同様な転送ゲート３Ａ、Ｍ積ゲート３Ｂ、転送
ゲート４Ａ、蓄積ゲ−）４Ｂにおいても同様となる。こ
れにより、谷の部分に電荷が集まり、電子に注目すると
最も高い電位を持つ蓄積ゲー）２Ｂと４Ｂ下に転送すべ
き電子が集まることになる。
次に、駆動クロックパルスφ１を１２Ｖとし、駆動クロ
ツクパルスφ２をＯｖにすると、転送ゲ−） ２ Ａ、
蓄積ゲート２Ｂ、転送ゲート３Ａ１蓄積ゲート３Ｂの順
に階段状に低（なるポテンシャル分布が形成される。こ
れによって、上記蓄積ゲート２Ｂ下にあった電子は蓄積
ゲート３Ｂ下の最も低い内部ポテンシャル部に転送され
る。上記蓄積ゲート４Ｂにあった電子は同図の右側に配
置される図示しない同様な蓄積ゲートに転送される。
ツクパルスφ２をＯｖにすると、転送ゲ−） ２ Ａ、
蓄積ゲート２Ｂ、転送ゲート３Ａ１蓄積ゲート３Ｂの順
に階段状に低（なるポテンシャル分布が形成される。こ
れによって、上記蓄積ゲート２Ｂ下にあった電子は蓄積
ゲート３Ｂ下の最も低い内部ポテンシャル部に転送され
る。上記蓄積ゲート４Ｂにあった電子は同図の右側に配
置される図示しない同様な蓄積ゲートに転送される。
そして、再び駆動クロックパルスφｌをＯｖに駆動クロ
ックパルスφ２を１２Ｖにすると、前記のような内部ポ
テンシャル分布に戻るため、蓄積ゲート３Ｂ下にあった
電子は蓄積ゲート４Ｂに転送される。上記駆動クロック
パルスφ１ （φ２）の１周期によって１ピント分の転
送動作が行われる。すなわち、２相のクロック信号によ
り構成されるアナログシフトレジスタとしての動作を行
うものとなる。
ックパルスφ２を１２Ｖにすると、前記のような内部ポ
テンシャル分布に戻るため、蓄積ゲート３Ｂ下にあった
電子は蓄積ゲート４Ｂに転送される。上記駆動クロック
パルスφ１ （φ２）の１周期によって１ピント分の転
送動作が行われる。すなわち、２相のクロック信号によ
り構成されるアナログシフトレジスタとしての動作を行
うものとなる。
この実施例のラインセンサの読み出し動作の一例を第２
図に示したタイミング図を参照して説明する。
図に示したタイミング図を参照して説明する。
タイミングパルスＰＣとタイミングパルスＴＧを同期し
て発生させ、フォトダイオードＤ１〜Ｄ３によって形成
された光電変換電荷を、パラレルに転送回路ＣＣＤに転
送させる。この後、フォトダイオードＤ１〜Ｄ３等は、
光電変換動作を開始する。図示しないタイミングパルス
φ１とφ２によって、上記転送された電荷がシリアルに
出力される。この動作は、ダミー読み出し動作にされ、
その出力信号は無効にされる。
て発生させ、フォトダイオードＤ１〜Ｄ３によって形成
された光電変換電荷を、パラレルに転送回路ＣＣＤに転
送させる。この後、フォトダイオードＤ１〜Ｄ３等は、
光電変換動作を開始する。図示しないタイミングパルス
φ１とφ２によって、上記転送された電荷がシリアルに
出力される。この動作は、ダミー読み出し動作にされ、
その出力信号は無効にされる。
感度を設定すべき所定のタイミングでタイミングパルス
ＴＯＥとタイミングパルスＰＣを発生させる。これによ
って、時間Ｔ１の間に蓄積された光電荷は、転送回路Ｃ
ＣＤではなく、外部端子ＤＯに出力され、信号の掃き出
しが行われる。したがって、フォトダイオードＤｉ〜Ｄ
３は、上記信号の掃き出しが終わった後から新たな光電
変換動作を開始する。それ故、次にタイミングパルスＰ
ＧとＴＧによって、転送回路ＣＯＤに伝えられる信号電
荷は、時間Ｔ２の間に形成されたものとなり、その時間
Ｔ２の制御、言い換えるならば、それに対するタイミン
グパルスＴＥＧの発生タイミングの制御によって、フォ
トダイオードの光電荷の蓄積時間の制御による感度を可
変にすることができる。例えば、上記転送用のタイミン
グパルスＴＧの周期が一定なら、時間Ｔ１の制御によっ
て、間接的に蓄積時間Ｔ２を制御することが可能になる
。通常、転送回路の転送動作に従って上記タイミングパ
ルスＴＧが規則的に発生されるものであるため、上記タ
イミングパルスＴＧの周期は一定になるものである。
ＴＯＥとタイミングパルスＰＣを発生させる。これによ
って、時間Ｔ１の間に蓄積された光電荷は、転送回路Ｃ
ＣＤではなく、外部端子ＤＯに出力され、信号の掃き出
しが行われる。したがって、フォトダイオードＤｉ〜Ｄ
３は、上記信号の掃き出しが終わった後から新たな光電
変換動作を開始する。それ故、次にタイミングパルスＰ
ＧとＴＧによって、転送回路ＣＯＤに伝えられる信号電
荷は、時間Ｔ２の間に形成されたものとなり、その時間
Ｔ２の制御、言い換えるならば、それに対するタイミン
グパルスＴＥＧの発生タイミングの制御によって、フォ
トダイオードの光電荷の蓄積時間の制御による感度を可
変にすることができる。例えば、上記転送用のタイミン
グパルスＴＧの周期が一定なら、時間Ｔ１の制御によっ
て、間接的に蓄積時間Ｔ２を制御することが可能になる
。通常、転送回路の転送動作に従って上記タイミングパ
ルスＴＧが規則的に発生されるものであるため、上記タ
イミングパルスＴＧの周期は一定になるものである。
この実施例の読み出し動作では、最初の転送動作による
読み出しはダミーサイクルとされ、以後、タイミングパ
ルスＴＧＥとＴＯとの時間差に応じて感度が可変にされ
た読み出し信号を得ることができるものである。
読み出しはダミーサイクルとされ、以後、タイミングパ
ルスＴＧＥとＴＯとの時間差に応じて感度が可変にされ
た読み出し信号を得ることができるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）フォトダイオードとＣＯＤ転送回路との間に、上
記光電変換素子の電荷を任意のタイミングで掃き出させ
るリセット回路を設けることによって、フォトダイオー
ドによって形成された電荷を、その読み出し転送動作の
前に掃き出させることができる。これにより、信号とし
て読み出される光電荷の実質的な蓄積時間の制御が可能
になるため、その感度を可変にすることができるという
効果が得られる。
る。すなわち、 （１）フォトダイオードとＣＯＤ転送回路との間に、上
記光電変換素子の電荷を任意のタイミングで掃き出させ
るリセット回路を設けることによって、フォトダイオー
ドによって形成された電荷を、その読み出し転送動作の
前に掃き出させることができる。これにより、信号とし
て読み出される光電荷の実質的な蓄積時間の制御が可能
になるため、その感度を可変にすることができるという
効果が得られる。
（２）上記信号の掃き出し回路として、ＭＯＳＦＥＴを
用いることによって、簡単な構成により感度可変機能を
実現することができるという効果が得られる。
用いることによって、簡単な構成により感度可変機能を
実現することができるという効果が得られる。
（３）電気的に感度可変にできるから、バーコード等の
読み取り装置の小型化と、耐久性、の向上を図ることが
できるという効果が得られる。
読み取り装置の小型化と、耐久性、の向上を図ることが
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＭＯＳＦＥＴＱ１、Ｑ４及びＱ７を省略して、フォ
トダイオードに対して転送用のＭＯＳ Ｆ ＥＴとリセ
ット用のＭＯＳＦＥＴをそれぞれ設ける構成としてもよ
い。
体的に説明したが、この発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＭＯＳＦＥＴＱ１、Ｑ４及びＱ７を省略して、フォ
トダイオードに対して転送用のＭＯＳ Ｆ ＥＴとリセ
ット用のＭＯＳＦＥＴをそれぞれ設ける構成としてもよ
い。
また、ＣＣＤの転送動作に必要なタイミングパルスや転
送ゲートＭＯＳＦＥＴ及びリセット用ＭＯＳＦＥＴに供
給されるタイミングパルスのレベルは、ＣＯＤの転送特
性等に応じて種々の実施形態を採ることができるもので
ある。
送ゲートＭＯＳＦＥＴ及びリセット用ＭＯＳＦＥＴに供
給されるタイミングパルスのレベルは、ＣＯＤの転送特
性等に応じて種々の実施形態を採ることができるもので
ある。
この発明は、ラインセンサに広く利用できるものである
。
。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、フォトダイオードとＣＯＤ転送回路との間
に、上記光電変換素子の電荷を任意のタイミングで掃き
出させるリセット回路を設けることによって、フォトダ
イオードによって形成された電荷を、その読み出し転送
動作の前に掃き出させることができるから、その感度を
可変にすることができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、フォトダイオードとＣＯＤ転送回路との間
に、上記光電変換素子の電荷を任意のタイミングで掃き
出させるリセット回路を設けることによって、フォトダ
イオードによって形成された電荷を、その読み出し転送
動作の前に掃き出させることができるから、その感度を
可変にすることができる。
第１図は、この発明に係るラインセンサの一実施例を示
す要部回路図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、ＣＣＤの一実施例を示す断面図、第４図は、
上記ＣＣＤの一実施例を示すパターン図である。 ＣＣＤ・・転送回路（電荷移送素子）、ＰＡ・・出力ア
ンプ 第１図 第２図 第 ３ 図 第４図
す要部回路図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、ＣＣＤの一実施例を示す断面図、第４図は、
上記ＣＣＤの一実施例を示すパターン図である。 ＣＣＤ・・転送回路（電荷移送素子）、ＰＡ・・出力ア
ンプ 第１図 第２図 第 ３ 図 第４図
Claims (1)
- 【特許請求の範囲】 １、光電変換素子とＣＣＤ転送回路との間に、上記光電
変換素子の電荷を任意のタイミングで掃き出させるリセ
ット回路を設けたことを特徴とするラインセンサ。 ２、上記リセット回路は、光電変換素子のカソード側電
極を外部端子に結合させるスイッチＭＯＳＦＥＴを含む
ものであることを特徴とする特許請求の範囲第１項記載
のラインセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279181A JP2613227B2 (ja) | 1987-11-06 | 1987-11-06 | ラインセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279181A JP2613227B2 (ja) | 1987-11-06 | 1987-11-06 | ラインセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01122280A true JPH01122280A (ja) | 1989-05-15 |
| JP2613227B2 JP2613227B2 (ja) | 1997-05-21 |
Family
ID=17607572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279181A Expired - Lifetime JP2613227B2 (ja) | 1987-11-06 | 1987-11-06 | ラインセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613227B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5417587A (en) * | 1993-01-22 | 1995-05-23 | Yazaki Corporation | Instrument directly mounted shielded connector |
| US6150362A (en) * | 1997-12-12 | 2000-11-21 | Henkin; Jack | Triazine angiogenesis inhibitors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111295A (en) * | 1978-02-21 | 1979-08-31 | Toshiba Corp | Driving system of electric charge transfer type immage sensor |
-
1987
- 1987-11-06 JP JP62279181A patent/JP2613227B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111295A (en) * | 1978-02-21 | 1979-08-31 | Toshiba Corp | Driving system of electric charge transfer type immage sensor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5417587A (en) * | 1993-01-22 | 1995-05-23 | Yazaki Corporation | Instrument directly mounted shielded connector |
| US6150362A (en) * | 1997-12-12 | 2000-11-21 | Henkin; Jack | Triazine angiogenesis inhibitors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2613227B2 (ja) | 1997-05-21 |
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