JPH01114942A - 割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数の割込み要求のいずれかを受は付け、受は付けた割
込み要求に対応して予め定められた実行開始番地より命
令の実行を開始する処理装置の割込み制御方式に関し、 実行開始番地の正当性を容易かつ確実に検出し、誤って
メモリの割込みベクトル領域へ分岐して誤動作すること
の未然防止を目的とし、 複数の割込み要求のいずれか１つを選択する優先エンコ
ーダと、選択された割込み要求に対応してメモリの予め
定められた実行開始番地より命令の実行を開始するプロ
セッサを備えた処理装置において、プロセッサの指示す
る実行開始番地に対する割込み要求が正しく発生してい
るかを判定する割込み判定手段と、割込み判定手段の判
定結果に対応してプロセッサの命令実行を制御する実行
制御手段を設けて、割込み制御を行うように構成する。

〔産業上の利用分野〕

本発明は、電子計算機等の処理装置の割込み制御方式、
特に、複数の割込み要求のいずれかを受は付けた場合に
、受は付けた割込み要求に対応して予め定められた実行
開始番地より命令の実行を開始する処理装置における割
込み制御方式に関する。

〔従来の技術〕

複数の割込み要求のいずれかを受は付け、その受は付け
た割込み要求に対応する特定の実行開始番地より命令を
実行する割込み制御方式として、例えばベクトル割込み
制御方式がある。

第５図は、従来のベクトル割込み制御方式の構成をブロ
ック図で示したものである。

第５図において、２０は、電子計算機等の処理装置であ
る。この処理装置２０において、２１は優先エンコーダ
で、複数の割込み要求ＩＮＴＲＥＱ、〜ＩＮＴＲＥＱ、
の中から最も優先順位の高い割込み要求を選択し、その
割込み要求に対する割込みコードＩＮＴＣＯＤを作成し
て出力する。

なお、ＩＮＴＲＥＱ、〜ＩＮＴＲＥＱ、は、割込み要因
（１）〜（ｎ）に対応する割込み要求である。

２２はプロセッサ（ＭＰＵ）で、優先エンコーダ２１よ
％　ＩＮＴＣＯＤが通知されると、それに対応するメモ
リの特定の実行開始番地より命令を実行して割込み受は
付は処理を行う。

２３はメモリで、そのメモリ上には割込みベクトル領域
が定義されている０割込みベクトル領域は、割込み受は
付は時に受は付けた割込み要因に対応して最初に実行す
る命令が格納される領域である。

２４はアドレスバスで、メモリ２３をアクセスするアド
レスが転送される。２５はデータバスで、ＭＰＵ２２と
メモリ２３間のデータが転送される。

次に、第５図のベクトル割込み制御動作を、第３図及び
第４図を参照して説明する。

処理装置２０に接続された磁気ディスク装置、標示装置
、キーボード、プリンタ装置等の入出力装置（いずれも
図示せず）からは、種々の割込み要因＜ｌｙ　〜（ｎｌ
に対応する割込み要求Ｉ　Ｎ　Ｔ　ＲＥ　Ｑ　ｌ〜ＩＮ
ＴＲＥＱ、が発生される。割込み要因には、例えば、処
理要求、動作完了報復、ハードウェア及びソフトウェア
における各種の動作異常等がある。これらのＩＮＴＲＥ
ＱＩ　〜ＩＮＴＲＥＱ、が入力されると、優先エンコー
ダ１１内にある割込み要因フリップフロップ（ＩＦＦ、
〜ＩＦＦ、：図示せず）がオンにセントされる。ｌＦＦ
１は、ＩＮＴＲＥＱｚ　　（ｉ−１〜ｎ）の割込み要因
フリップフロップである。

優先エンコーダ２１は、入力されたＩＮＴＲＥＱ、〜Ｉ
ＮＴＲＥＱ、の中から最も優先順位の高いＩＮＴＲＥＱ
を選択し、それに対する割込みコードＩ　ＮＴＣＯＤを
作成して出力する。

第３図は、割込み要因とそれに対応するｒＮＴＣＯＤの
例を示したもので、割込み要因が７個（（１）〜（７）
）の場合が示されている。

「×」はドントケア符号で、「０」又は「１」のいずれ
でもよいことを示す、すなわち、割込み要因（１）が発
生してＩＦＦ！が「１」になり、それより上位の割込み
要因が発生せずＩＦＦ＋−＋〜■ＦＦ、がｒＯＪの場合
、割込み要因（１）に対応する割込ｈ：２−ＦＩＮＴＣ
ＯＤｉ　　（ｒｉＪを２進数表示したもの）が出力され
る。このとき、それより下位の割込み要因に対応するＩ
ＦＦ、〜ＩＦＦ＝−＋はドントケアである。

優先エンコーダ２１は、ＩＦＦＩ〜ＩＦＦｎのオン及び
オフ状態から、第３図に従って、割込み要因（１）に対
応するＩＮＴＣＯＤ、を作成する。複数の割込み要因が
発生した場合には、最優先順の割込み要因に対応するＩ
ＮＴＣＯＤが作成される。

また、割込み要因が１つも発生していない状態では、オ
ール「０」のＩＮＴＣＯＩＬ＋　　ｒｏｏｏＪが作成さ
れる。

ＭＰＵ２２は、割込みが受は付は可能な状態でＩＮＴＣ
ＯＤ、以外のＩＮＴＣＯＤが優先デコーダ２１より通知
されると、割込み受は付は処理を行う。すなわち、図示
しないレジスタ等にある内部状態情報の退避、新たな割
込み受は付けの禁止を行い、アドレスバス２４及びデー
タバス２５によりメモリ２３の割込みベクトル領域をア
クセスし、ＩＮＴＣＯＤに対応するアドレスの内容を読
み出し、その命令の実行を開始する。

第４図は、メモリ２３上に定義された割込みベクトル領
域の一例を示したものである。アドレスｉ　（１６進数
表示）には、割込み要因ｉの受は付は時の開始アドレス
が示されており、それに続く分岐命令領域ｉには、割込
み要因ｉ受は付は時の割り処理プログラムへの分岐命令
が格納されている。

例えば、割込み要因（１）の割込み要求が受は付けられ
ると、優先デコーダ２１から通知されたＩＮＴＣＯＤＩ
　　（００１：２進数表示）に対応して、メモリ２３の
１番地（１６進数表示）より実行が開始される。メモリ
２３の１番地には、割込み要因（１）が発生した場合に
、その処理を行うための割込み処理プログラムへの分岐
命令１が格納されているので、分岐命令ｌに従って割込
み処理プログラムにアクセスし、その内容を実行する。

以上のように、ベクトル割込み制御方式では、割込み受
は付は後に受は付けた割込み要因の判別をプログラムで
行う必要がないため、割込み処理の高速化、高性能化を
容易に実現することができる。

〔発明が解決しようとする問題点〕

ベクトル割込み制御方式は、前述のように割込み処理を
高速に行うことができる利点を有している。しかしなが
ら、割込み処理の実行を、メモリの割込みベクトル領域
無いの割込み要因に対応するアドレスから開始するよう
にしているため、通常のプログラム実行中に誤った分岐
命令により割込みベクトル領域に分岐した場合には、割
込みを受は付けていないにも拘らず、誤って割込み受付
は処理プログラムを実行して思わぬ誤動作を生じ、しか
もその誤動作の原因が分りづらいという問題があった。

メモリにはメモリ保護機能があって誤ったアクセスを防
止するようにしているが、この保護機能だけでは充分で
なかった。

本発明は、実行開始番地の正当性を容易かつ確実に検出
し、誤ってメモリの割込みベクトル領域へ分岐して誤動
作が生じることを未然に防止するように改良した割込み
制御方式を提供することを目的とする。

〔問題点を解決するための手段〕 本発明の採用した解決手段を、第１図を参照して説明す
る。第１図は、本発明の基本構成をブロック図で示した
ものである。

第１図において、１０は、電子計算機等の処理装置であ
る。処理装置１０において、１１は優先デコーダで、入
力された複数の割込み要求ｌＮＴＲＥ　Ｑ　ｌ〜Ｉ　Ｎ
　Ｔ　ＲＥ　Ｑ−のいずれか１つを選択する処理を行う
。

１２はプロセッサ（ＭＰＵ）で、優先エンコーダ１１で
選択された割込み要求に対応して予め定められた実行開
始番地より命令の実行を開始する。

１３はメモリで、そのメモリ上に割込みベクトル領域が
定義されている。

１４はアドレスバスで、メモリ１３をアクセスするアド
レスが転送される。１５はデータバスで、ＭＰＵ１２と
メモリ１３間のデータが転送される。

１６は割込み判定手段で、ＭＰＵ１２の指示する実行開
始番地に対応する割込み要求が正しく発生しているか判
定する。

１７は実行制御手段で、割込み判定手段１６の判定結果
に対応してＭＰＵ１２の命令実行を制御する。

〔作　用〕

処理装置１０に接続する各種の入出力装置（図示せず）
からそれぞれ割込み要因（１１〜（ｎ）に基づく割込み
要求ＩＮＴＲＥＱ、〜ＩＮＴＲＥＱ、があると、優先デ
コーダのいずれか１つ（Ｉ　ＮＴＲＥＱ、とする）を選
択して、ＭＰＵ１２に通知する。

ＭＰＵ１２は、優先エンコーダ１１で選択されたＩ　Ｎ
　Ｔ　ＲＥ　にｌ＝に対応して予められた実行開始番地
（ＥＡＤＲｋ番地とする）に従ってメモリ１３をアクセ
スし、ＥＡＤＲ，番地より命令の実行を開始して割込み
受は付は処理を行う。

一方、割込み判定手段１６は、ＭＰＵ１２の指示するＥ
ＡＤＲｋ番地に対応する割込み要求（ＩＮＴＲＥＱ＆）
が正しく発生しているか判定し、その結果を実行制御手
段１７に通知する。

実行制御手段１７は、割込み判定手段１６の判定結果に
対して処理装置の命令実行を制御する。

例えば、ＥＡＤＲｋ番地に対応するＩＮＴＲＥＱ、が正
しく発生していないという判定結果が通知された場合は
、ＭＰＵ１２の命令実行を強制的に停止させるようにす
る。

以上のようにすることにより、ＭＰＵ１２の指示する実
行開始番地の正当性を容易かつ確実に検出し、誤ってメ
モリの割込みベクトル領域へ分岐して誤動作が行われる
のを未然に防止することができる。

〔実施例〕

本発明の実施例を、第２図〜第４図を参照して説明する
。第２図は、本発明の一実施例の構成をブロック図で示
したものである。第３図及び第４図については、既に説
明したとおりである。

（Ａ）実施例の構成 第２図において、処理装置１０、優先エンコーダ１１．
プロセッサ（ＭＰＵ）１２、メモリ１３、アドレスバス
１４、データバス１５、割込み判定手段１６及び実行制
御手段１７については、第１図で説明したとおりである
。

優先エンコーダ１１は、入力されたＩＮＴＲＥＱ１〜Ｉ
ＮＴＲＥＱ、の中から最も優先順位の高い割込み要求を
選択して、その割込みコードＩＮＴＣＯＤを作成する。

第３図はｎ−７の場合の例を示したものであるが、その
内容については既に説明したとおりである。

ＭＰＵ１２は、メモリ１３をアクセスするときは、命令
フェッチ信号（ＩＦ傷信号を発生する。

メモリ１３上には、第４図に示す割込みベクトル領域が
定義されている。その内容については、既に説明したと
おりである。

割込み判定手段１６において、１６１はデコーダで、ア
ドレスバス１４上のアドレスをデコードしてＭＰＵ１２
の指示する実行開始番地に対応する割込み要求（ＤＩＮ
ＴＲＥＱで示す）を出力する。ＩＮＴＲＥＱ、〜ＩＮＴ
ＲＥＱ、に対応するＤＩＮＴＲＥＱは、Ｄ　Ｉ　Ｎ　Ｔ
　ＲＥ　Ｑ　ｒ〜ＤＩＮＴＲＥＱ、で示される。

１６２、〜１６２７はインバータで、ＩＮＴＲＥＱ、〜
ＩＮＴＲＥＱ１１をそれぞれ入力して、その反転信号舛
■ＮＴＲＥＱＩＮ誉ＩＮＴＲＥＱ、ｌを出力する。舛は
反転記号である。

１６３１〜１６３．、はＡＮＤゲートで、ＡＮＤゲート
１６３ｉ　　（ｉ＝１〜ｎ）は、ＭＰＵ１２からの命令
フェッチ信号（ＩＦ傷信号とインバータ１６２１からの
誉Ｉ　Ｎ　Ｔ　ＲＥ　Ｑ　＋とデコーダ１６１からのＤ
　Ｉ　Ｎ　Ｔ　ＲＥ　Ｑ　ｉを受けて、それらのＡＮＤ
出力を発生する。

１６４はＯＲゲートで、各ＡＮＤゲート１６３、〜１６
３７からの出力を受け、それらのＯＲ出力を発生する。

実行制御手段１７において、１７１はフリフブフロソプ
（ＦＦ）で、セット端子ＳにＯＲゲート１６４の出力が
加えられ、リセット端子ＲにはＭＰＵ１２より初期リセ
ット信号（Ｒ３Ｔ信号）が加えられ、セット時にＱ端子
よりホールド要求ＨＲＱを発生してＭＰＵ１２に加える
。ＨＲＱを受けたＭＰＵ１２は、強制的にその命令実行
を停止する。

１７２及び１７３はレジスタで、レジスタ１７２にはＩ
Ｆ傷信号オンからオフになる直前のアドレスバス１４上
のアドレスが保持され、レジスタ１７３には更に１つ前
に実行した命令のアドレスが保持される。

（Ｂ）実施例の動作 優先エンコーダ１１は、入力されたＩＮＴＲＥＱ、〜Ｉ
ＮＴＲＥＱ、の中から最も優先順位の高い割込み要求（
割込み要因（１）に対するＩＮＴＲＥＱ、とする）を選
択してその割込みコードＩＮＴＣＯＤ、を作成しく第３
図参照）、ＭＰＵ１２に通知する。

ＭＰＵ１２は、ＩＮＴＣＯＤ、を受けるとＩＦ倍信号発
行し、ＩＮＴＣＯＤ、に対応して予め定められた実行開
始番地Ｅ　Ａ　Ｄ　Ｒｌに従ってメモリ１３をアクセス
し、ＥＡＤＲ，番地より命令の実行を開始して割込み受
は付は処理を行う。

一方、割込み判定手段１６のデコーダは、アドレスバス
１４上のアドレス、すなわち実行開始番地ＥＡＤＲ，に
対応する割込み要求ＤＩＮＴＲＥＱ１を出力する。この
ＤＩＮＴＲＥＱ、は、ＡＮＤゲート１６３１に加えられ
る。

ＡＮＤゲート１６３．は、ＭＰＵ１２からのＩＦ倍信号
インバータ１６２１からの舛ＩＮＴＲＥＱ、とデコーダ
１６１からのＤ　Ｉ　Ｎ　Ｔ　ＲＥ　Ｑ　ｒのＡＮＤ出
力を発生する。ＥＡＤＲＩ　とＩＮＴＲＥＱ、とが正し
く対応している場合には、ＩＦ倍信号Ｉ　ＮＴＲＥＱＩ
　、Ｄ　ＩＮＴＲＥＱ、はいずれもオン「１」である。

これより、インバータ１６２゜より入力される誉Ｉ　Ｎ
ＴＲＥＱ、はオフｒＯＪとなるので、ＡＮＤゲー）１６
３．のＡＮＤ出力は「０」である。他のＡＮＤゲート１
６３．〜１６３１１は、対応するＤ　Ｉ　ＮＴ　ＲＥ　
Ｑｚ〜ＤＩＮＴＲＥＱ、１がオフ「０」であるので、そ
れらのＡＮＤ出力はいずれも「０」である。

したがって、ＯＲゲート１６４のＯＲ出力は「０」とな
り、ＦＦ１７１はセットされないのでＨＲＱは発生せず
（オンとならず）、ＭＰＵ１２は、所定の割込み受は付
は処理を続行する。

もし、ＥＡＤＲ，とＩＮＴＲＥＱＩ　とが正しく対応し
ていない場合は、ＩＦ倍信号びＤＩＮＴＲＥＱ、はオン
「１」であるが、ＩＮＴＲＥＱ、はオフ「０」である、
したがって、インバータ１６２、から入力される舛ＩＮ
ＴＲＥＱ、はオン「１」となるので、ＡＮＤゲート１６
３１のＡＮＤ出力はオン「１」となる。このＡＮＤゲー
ト１６３Ｉの「１」出力は、ＯＲゲート１６４を通って
ＦＦ１７１のＳ端子に加えられるこれをセットする。

ＦＦ１７１は、動作開始時にはＭＰＵ１２からのＲ３Ｔ
信号によりリセット状態になっているが、セットされる
とＨＲＱを発生（オン）してＭＰＵ１２に加え、ＭＰＵ
１２の命令実行を強制的に停止させる。

処理装置１０の使用者は、命令の実行が停止されたこと
により異常の発生を検知し、ＦＦ１７１がセントされて
いることから、割込み要因が発生していないにも拘らず
割込みベクトル領域の命令が実行されたことを容易に知
ることができる。

一方、レジスタ１７２及び１７３には、メモリ１３をア
クセスしたアドレスが順次シフトして保持されるが、Ｍ
ＰＵ１２の命令実行が停止されると、ＩＦ倍信号オフに
なる直前に実行した２個の命令がレジスタ１７２及び１
７３に保持される。

したがって、使用者は、レジスタ１７２及び１７３の内
容を調べることにより、誤動作の原因を速やかに解明し
て必要な処置を行うことができる。

例えば、レジスタ１７３の内容を調べることにより、何
番地の命令を実行後に誤って割込みベクトル領域へ分岐
したかを容易に認識し、プログラムの誤りを速やかに修
正することができる。

以上、本発明の一実施例について説明したが、本発明の
実施例は、この実施例に限定されるものではない、例え
ば、誤動作前のアドレスを保持するレジスタ１７２及び
１７３の数は、１個又は３個以上にしてもよい。

〔発明の効果〕

以上説明したように、本発明によれば、ＭＰＵ１２の指
示する実行開始番地の正当性を容易かつ確実に検出し、
誤ってメモリの割込みベクトル領域へ分岐して誤動作が
行われるのを未然に防止することができる。

【図面の簡単な説明】

第１図は本発明の基本構成の説明図、 第２図は本発明の一実施例の構成の説明図、第３図は各
側込み要因に対応する割込みコード（ＩＮＴＣＯＤ）の
説明図、 第４図はメモリ上に定義された割込みベクトルアドレス
領域の説明図、 第５図は従来のベクトル割込み制御方式の構成の説明図
である。 第１図及び第２図において、 １０・・・処理装置、１１・・・優先デコーダ、１２・
・・プロセッサ（ＭＰＵ）　、１３・・・メモリ、１４
・・・ドレスバス、１５・・・データバス、１６・・・
割込み判定手段、１７・・・実行制御手段。 本発明の基本構成 第１図 従来のベクトル割込み制御方式 第５図

Claims (3)

【特許請求の範囲】
1. （１）複数の割込み要求のいずれか１つを選択する優先
   エンコーダ（１１）と、選択された割込み要求に対応し
   てメモリ（１３）の予め定められた実行開始番地より命
   令の実行を開始するプロセッサ（１１）を備えた処理装
   置（１０）において、 （ａ）プロセッサ（１２）の指示する実行開始番地に対
   応する割込み要求が正しく発生しているかを判定する割
   込み判定手段（１６）と、（ｂ）割込み判定手段（１６
   ）の判定結果に対応してプロセッサ（１２）の命令実行
   を制御する実行制御手段（１７）、 を設けたことを特徴とする割込み制御方式。
2. （２）割込み判定手段（１６）により実行開始番地に対
   応する割込み要求が正しく発生していないことが判定さ
   れた場合に、実行制御手段（１７）が、プロセッサ（１
   ２）の命令実行を強制的に停止させることを特徴とする
   特許請求の範囲第１項記載の割込み制御方式。
3. （３）割込み判定手段（１６）に、プロセッサ（１２）
   の停止直前に実行した命令のアドレス保持手段（１７２
   、１７３）を設けたことを特徴とする特許請求の範囲第
   １項又は第２項記載の割込み制御方式。