JPH02186463A - 割込み要求発生方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、割込み要求発生方法に係り、特に、ＤＭＡ（
ダイレクトメモリアクセス）コントローラにおける中央
処理装置への処理要求である割込み要求の発生方法およ
び装置に関する。

〔従来の技術〕

従来のＤＭＡコントローラ（以下、ＤＭＡＣと略す）Ｋ
おｈては、１９８５年ＣＱ出版社発行［マイコン周辺Ｌ
ＳＩ規格表」に記載されているｌ８０−ＤＭＡのよう釦
１割込み要求は、データの転送が終了した後、行ってい
る。以下、従来のＤＭＡＣの構成および動作を説明する
。

第６図はこのような従来のＤＭＡＣの構成を示すブロッ
ク図である。このＤＭＡＣは、ＤＭＡ転送時の転送デー
タのアドレスを保持するアドレスレジスタ６と、このア
ドレスを更新する加算器（ま友は減算器）８と、ＤＭＡ
のデータ転送回数を設定するカウントレジスタ１０と、
このレジスタの設定値を１＠の転送毎に減算更新する減
算器１２と、この減算器１２の減算結果がＯＫなったこ
とを検出する０検出器１４と、これらの動作を制御する
制御回路１６とからなる。

以下、御２図のフローチャートにより、このＤＭＡＣの
動作を説明する。制御回路１６は、ｌ１０（図示せず）
からの要求によりＤＭＡ動作がイネーブルされた後、ア
ドレスレジスタ６およびカウントレジスタ１Ｇに初期値
を設定し、ＩｌｏからのＤＭＡ転送要求もしくは許可信
号であるＲＤＹ信号がアクティブになると（８２１）、
中央処理装！ｌ（以下、ＣＰＵという）にバス権ｔ−要
求しく８２２）、バス権獲得後、１バイト（ＤＭＡＣの
バス幅により２バイトもしくは４バイトの場合である）
の転送を行う（Ｓ　２５　）、次に、再書込み制御信号
を出力してアドレスレジスタ６およびカウントレジスタ
６の内容を更新し、そのバイトが、転送指示されたデー
タの集り（ブロック）の最後のバイトか否かを判定する
（８２４）、最後のバイトならば、ブロックの転送終了
の動作を開始する。すなわち、０検出器１４がブロック
の転送終了を示す転送終了信号を制御回路１６へ出力し
、制御回路１６はバス４１１１を解放する。Ｏ検出器１
４からの転送終了信号は、同時にＣＰＵへの割込み信号
として用いられる。ブロックの最後のバイトでなければ
転送終了条件を満足しないので、サイクルスチールモー
ド動作を行なりためにバス権をｃｐｕに返しく５２５）
、ＲＤＹ待ちに戻る。

この様に従来のＤＭＡＣは、ブロックすべての転送が終
了し友事を判定してＣＰＵへ割込み要求を出していた。

〔発明が解決しようとする課題〕

上記従来技術は、転送終了から割込み処理開始までの時
間について配慮されておらず、多大なオーバーヘッドが
あるという問題があった。

本発明の目的は、転送終了から転送終了の処理を行なう
割込み処理プログラム開始までのオーバーヘッドを削減
すること＃′ｃある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による割込み要求発
生方法は、一定の処理の終了に伴い、中央処理装置に対
して割込み処理を要求する割込み要求発生方法において
１割込み要求発生から割込み処理開始までに要する時間
を見込んで、当該時間を越えない時間だけ上記処理の終
了に先行して割込み要求を発生するようにしたものであ
る。

本発明による割込み要求発生装置は、一定の処理の終了
に伴い、中央処理装置に対して割込み処理を要求する割
込み要求発生装置において１割込み要求発生から割込み
処理開始までに要する時間を見込んで、当該時間を越え
ない時間を予め設定しておく設定手段と、上記一定の処
理の実行中に当該処理の終了までの時間が上記設定され
た時間になり九ことを検出する検出手段とを備え、該検
出手段の検出出力を割込み要求信号とするようにしたも
のである。

本発明による割込み要求発生装置としてのＤＭＡコント
ローラは、中央処理装置の発生するバスサイクルとＤＭ
Ａコントローラ自身の発生するバスサイクルとを交互に
実行してデータ転送を行うサイクルスチールモード転送
機能を備えたＤＭＡコントローラにおいて１割込み要求
発生から割込み処理開始までに要する時間を見込んで、
当該時間を越えない時間に対応する転送回数を予め設定
しておく設定手段と、データ転送の残余転送回数を更新
保持する手段と、該手段に保持された残余転送回数と上
記設定手段に設定された転送回数とを比較する比較手段
とを設け、該比較手段の出力を割込み要求信号とするよ
うにしたものである。

〔作用〕

本発明によれば、転送が完全に終了する前に割込み要求
を出すことによｐ、ＤＭＡＣが割込み要求を出してから
転送が完全に終了するまでの動作と、中央処理装置が割
込み要求を受付けてから割込み要求に対する処理を開始
するまでの動作がサイクルスチールで行なわれることに
なる。これにより、実質上のオーバーヘッドが少なくな
る。

〔実施例〕

以下１本発明の一実施例としてのＤＭＡＣについて詳細
に説明する。

第５図に１本発明によるＤＭＡＣのブロック因を示す、
同図において、第６図と同一機能のブロックには同一〇
参照番号を付しである。

＃Ｉ５図においては、第６図の構成に対して１割込み発
生カウントレジスタ１８と比較器２ｏとを追加している
０割込み発生カウントレジスタ１８は１割込み要求発生
から割込み処理開始までに要する時間に対応し九転送回
数を予め設定する九めのものであり、比較器２ｏはこの
割込み発生カウントレジスタ１Ｂの値と減算器１２の出
方値とを比較して両者が一致し次とき、一致出力を発生
するものである０本実施例では、この一致出力ｔ−ｃＰ
Ｕへの割込み信号として利用する。

第１図に１本実施例のＤＭＡＣの動作のフローチャート
を示す。

本ＤＭＡＣは、１バイトの転送毎に、上記ブロックの転
送終了条件の判定（！３２４）の前に、割込み条件の判
定（８１１）を行い、条件を満足していれば割込み要求
（９１２）を行って、ステップ８２５へ移行する６割込
み条件の判定は、前述した割込み発生カウントレジスタ
１Ｂおよび比較器２０により行う、これらの代りに、ブ
ロックの転送開始アドレスから終了アドレスまでの途中
のアドレスを保持するレジスタと、このレジスタ値をア
ドレスレジスタ６の出力と比較する比較器とを設けるよ
うにしてもよい。

割込み要求発生後は、従来のＤＭＡＣと同様にサイクル
スチールモードでの転送を、ブロックが終了するまで行
ない、ｉ７後はバスを解放し、動作を終了する。

次に、第３図を用いて割込み要求を受付けてから割込み
処理のプログラムを実行するまでのＣＰＵの動作につい
て説明する。

動作時間を算出するに当几り、次の条件を設定した。ｃ
ｐｕとして、日立製１６ビツトＣＰＬ）。

ＨＤ６４１０１６を参考とした。また、動作周波数とし
て８ＭＨＥ（周期は１２５ｎｓ）％バスサイクルは３ク
ロツクを想定し１周期を４００　ｎ５（１２５ｎｓＸ３
＝３７５ｎｓを簡単化して４００ｎｓ　　）と仮定した
。ＣＰＵは１割込み要求を検出してから割込み６埋を行
なうプログラムに動作を引き渡すまで１割込み例外処理
という動作を行な＾ この動作ではまず、ＰＣＩ　、ＰＯ２で示すプログラム
カランメの上位ワードと下位ワード、及びＳＲで示す状
態レジスタ１ワードの合計３ワードをスタックする０次
に、割込み処理プログラムが格納されているアドレスで
あるＶ　ｅ　ｏ　１　＋　Ｖ　ｅ　ｏ　２で示すペクタ
の上位ワードと下位ワードを読んでくる０割込み要求を
受付けてからこのベクタをもとに命令を読んでくるまで
のクロックが３４クロツク必要であるので１時間では４
２５０ｎｇとなる。

この時間経過後１割込み処理のプログラムに移行するが
、処理を開始するためには汎用レジスタの退避を行なう
必要がある。３２ビット汎用レジスタ１６本のうち、４
本を使うと仮定する。４本の汎用レジスタをスタックす
るには、汎用レジスタの転送命令を４個使う、転送先は
スタックポインタの間接指定で自動のプリデクリメント
のアドレッシングモードとする。この命令は３バイトで
記述され、４個分で１２バイトとなる。従って。

１６ビツトバスで６回の命令フェッチが必要であ夛、第
５図中命令１〜６で示す様に２４０　（ｌｎｓの時間と
なる。これらの命令動作によシ８ワード分のスタックを
行なう１通常、この命令実行動作と命令の７エツチはパ
イプライン化されて時間的にオーバーラツプして実時間
としては表われない場合が多いが、ここでは簡単の友め
にパイプラインの効果は考慮しない、命令実行には、１
個につき１０り四ツク必要な為１合計４０クロック５０
０ｎｓかかる。これらの時間を合計すると１１６５０ｎ
ｓとなり概算のために１１μｓとする。

−万、ＤＭＡＣが、ある装置からデータを転送する動作
時間は、データのブロックが１２８パイ）（６４ｗ）と
すると、４００ｎｓＸ６４＝２ａ６μＢであり、サイク
ルスチール動作を考慮して２倍と考えると約５０μ日で
ある。

第４図を用いて、ＣＰＵとＤＭＡＣの全体の処理時間に
ついて説明する。

従来の技術によると第４図（Ａ）に示すようにＤＭＡ転
送に５０μＢ、割込み処理が始まるまでＩＣ１１μＢか
かり、転送を開始してから、終了処理が始まるまで６１
μＢ必要である。

第４図（Ｂ）は、本発明による場合であり、ＤＭＡ転送
を開始してから５９μＢ後に割込み要求を出すと、ｃｐ
ｕが割込み要求を受付けてから終了処理を開始するまで
の時間１１μｅが残夛の転送を行なう時間１１μＢと重
なり、ＤＭＡ転送を開始してから終了処理が始まるまで
は、５０Ａｓと、約８０％の時間で可能となる。

本発明によれば１以上説明したように、転送を開始して
から終了処理を行なうまでの時間が短縮されて、システ
ム性能が向上する効果がある。

〔発明の効果〕

本発明によれば、ＤＭＡデータ転送等の一定の処理の終
了に伴い、ＣＰＵに対して割込み要求を発生する場合に
、処理終了に先行して割込み要求を発生するようにした
ので、ＣＰＵが割込み要求を受付けてから所定の割込み
処理を開始するまでのオーバーヘッド金短縮し、ひいて
はシステム全体の性能向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＤＭＡＣの動作フローチャ
ート、第２図は従来のＤＭＡＣの動作フローチャート、
第３図はＣＰＵの動作説明図、第４図は処理時間線図、
第５図は本発明によるＤＭＡＣの一実施例のブロック図
、第６図は従来のＤＭＡＣのブロック図である。 ２・・・制御回路、　　　６・・・アドレスレジスタ、
８・・・加算器、　　　１０・・・カウントレジスタ。 １２・・・減算器、　　　１４・・・０検出器。 １６・・・割込み発生カウントレジスタ、１８・・・比
較器。 第 ２図

Claims (1)

1. 【特許請求の範囲】 １、一定の処理の終了に伴い、中央処理装置に対して割
   込み処理を要求する割込み要求発生方法において、 割込み要求発生から割込み処理開始までに要する時間を
   見込んで、当該時間を越えない時間だけ上記処理の終了
   に先行して割込み要求を発生することを特徴とする割込
   み要求方法。 ２、一定の処理の終了に伴い、中央処理装置に対して割
   込み処理を要求する割込み要求発生装置において、 割込み要求発生から割込み処理開始までに要する時間を
   見込んで、当該時間を越えない時間を予め設定しておく
   設定手段と、 上記一定の処理の実行中に当該処理の終了までの時間が
   上記設定された時間になったことを検出する検出手段と
   を備え、 該検出手段の検出出力を割込み要求信号とすることを特
   徴とする割込み要求発生装置。 ３、中央処理装置の発生するバスサイクルとＤＭＡコン
   トローラ自身の発生するバスサイクルとを交互に実行し
   てデータ転送を行うサイクルスチールモード転送機能を
   備えたＤＭＡコントローラにおいて、 割込み要求発生から割込み処理開始までに要する時間を
   見込んで、当該時間を越えない時間に対応する転送回数
   を予め設定しておく設定手段と、 データ転送の残余転送回数を更新保持する手段と、 該手段に保持された残余転送回数を上記設定手段に設定
   された転送回数とを比較する比較手段とを設け、 該比較手段の出力を割込み要求信号とすることを特徴と
   するＤＭＡコントローラ。