JPH01101415A - パルスエンコーダの計数装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は２相インクリメンタル方式パルスエンコーダの
計数装置に関する。

「従来の技術」 ２相インクリメンタル方式パルスエンコーダは、たとえ
ば第６図に示す様に、回転円板１上に互いに位相のずれ
た２相のスリット列２．３を設け、２つのスリット列２
，３（それぞれＡ相及びＢ相と称する）のスリットを固
定されたフォトセンサ４．５により検出して回転円板１
の回転位置を検出するものである。フォトセンサ４．５
からのＡ相及びＢ相信号は、回転円板１の回゛転に従っ
てハイレベル（Ｈ）とロウレベル（Ｌ）とが交互に交代
し、互いにその位相が９０°ずれた信号になる。

従来のこの種のパルスエンコーダの計数装置では、単に
Ａ相信号とＢ相信号とを比較し、人相信号の立上がり時
にＢ相信号がロウレベルであればカウントアツプし、逆
にＢ相信号がハイレベルであればカウントダウンする装
置があった。しかし、この計数装置では、回転円板１が
一様に回転しているときはよいがハンチング等の振動を
生じたときは、第７図に示す様に、スリット２の振動７
により小さな信号パルス８を生じ、ミスカウントを引起
こすことがあるという問題点があった。特に自動車のハ
ンドル舵角検出用パルスエンコーダとか車載モータの回
転角検出用パルスエンコーダなどの振動の多い箇所に用
いられるものについてはこの問題点は看過できない。

このため、振動の多い箇所に用いる計数装置では、Ａ相
及びＢ相信号の立上がりと立下がりとの両者を検出し、
そのときの状態によってカウントアツプ又はカウントダ
ウンする複雑な回路をハード的に又はＩＣにより構成し
ていた。そのため、計数装置が複雑になり、その形状も
大きくなり多くのスペースを占有するという問題点があ
った。

また、これら計数装置の出力はマイクロプロセッサに入
力され、高度な制御を行うための入力信号の一つとして
用いられることが多いため、計数装置をマイクロプロセ
ッサの内部処理として実現することも考えられるが、従
来の装置の回路をそのままソフトウェア処理に引き写す
と、ソフトウェア負担が過大になり、パルスエンコーダ
からの信−呼処理のためだけに多くの時間を要し、他の
処理が遅くなってしまうという問題点があった。そのた
め、従来はパルスエンコーダからの信号処理回路をマイ
クロプロセッサの周辺回路としてハード的に設けている
のが実情であった。

［発明が解決しようとする問題点」 本発明は上記の問題点を解決するためなされたものであ
り、パルスエンコータの信号処理を特別の周辺回路を設
けることなくマイクロプロセッサにおいて実現でき、ソ
フトウェア負担が軽く処理時間が迅速であり、かつ、パ
ルスエンコーダに振動が生じてもミスカウントをしない
計数装置を提供することを目的とする。

「問題点を解決するための手段」 このため本発明では、マイクロプロセッサを用いた計数
装置であって、パルスエンコーダの一方の相からの信号
（たとえばＡ相信号）を外部割込端子に入力し、他方の
相からの信号（たとえばＢ相信号）を通常入力端子に人
力すると共に、割込開始モードを割込処理ごとに外部割
込信号（Ａ相信号）の立上がりエツジ又は立下がりエツ
ジの入力時に交互に切換える手段と、割込開始時点での
通常入力信号（Ｂ相信号）を記憶する手段、と、前回の
割込処理時に記憶された通常入力信号（Ｂ相信号）と今
回の通常入力信号（８相信号）とが一致した場合には計
数せず、一致しなかった場合にのみ通常入力信号（Ｂ相
信号）に従って計数を加算又は減算する手段と、を備え
ることを特徴とするパルスエンコーダの計数装置が提供
される。

「作用」 上記の構成によれば、パルスエンコーダからの信号はマ
イクロプロセッサに直接入力され特別の周辺回路を要さ
ない、マイクロプロセッサでは、一方の相信号たとえば
Ａ相信号の立上がり及び立下がりエツジ毎に他方の相信
号たとえばＢ相信号がハイレベルかロウレベルであるか
の観察を行う。

前回の観察結果と今回の観察結果とを比較することによ
りＡ相信号とＢ相信号との位相関係が判別できパルスエ
ンコーダの回転方向を判別することができる。その方向
判別結果に基づき、Ａ相信号の立上がり又は立下がり毎
に計数の加算又は減算を行うことにより、パルスエンコ
ーダの計数を行うことができる。前回と今回のＢ相信号
が同じであれば、パルスエンコーダの振動又はハンチン
グによる異常信号であるとみなして計数を行わない。

これは、Ａ相信号とＢ相信号との両者のレベルが変化す
るためには、各相信号のピッチ（第７図に示す回転円板
１上のスリットの間隔ピッチＰ）の１／４以上に渡って
パルスエンコーダが回転する必要がある点に着目したも
のである。各相信号のピッチＰの１／４以下の振幅での
振動は、全くこれを無視することに−より、ミスカウン
トのおそれを排除しつつ、処理を極く簡略化することを
可能にしたのである。

・「実施例」 本発明の実施例について図面に従って具体的に説明する
。

第１図はパルスエンコーダの計数装置のハードウェア構
成を示すフロック図である。パルスエンコーダ１１から
のＡ相信号は波形整形回路１２に入力され、波形成形さ
れてマイクロプロセッサ１４（以下、ＣＰ　Ｕ　１４と
略称する）の外部割込入力嬉子１５に入力される。パル
スエンコーダ１１からのＢ相信号は波形整形回路１３に
入力され波形整形されてＣＰＵ１４の通常入力端子１６
に入力される。パルスエンコーダ１１からの信号は雑音
を除去するため波形整形回路１２．１３を経由するのみ
で直接ＣＰＵ１４の入力端子１５．１６に入力され、パ
ルスエンコーダ１１のための特別の周辺回路を有してい
ない、ＣＰＵ１４は、パルスエンコーダ１１が装着され
た機器の制御が主な仕事であり、パルスエンコーダ１１
の計数はＡ相信号による割込処理により実現される０割
込処理はＡ相信号の立上がりエツジ又は立下がりエツジ
を検出して開始される。立上がりエツジ又は立下がりエ
ツジのいずれにより割込処理を開始するかは、ソフトウ
ェアによる割込モードの選択により切換えられる。

第２図はパルスエンコーダの計数を実現する割込処理を
示すフローチャートであり、第３図に示　　　−すＡ相
及びＢ相信号の波形図を参照し説明する。

初めは図示しない初期化処理により割込モードが立上が
りエツジに設定されているものとする。

まず、人相信号の立上がりエツジ２１により割込処理１
００が開始される０割込処理１００が開始されると、ス
テップ１０１で、現在の割込モードは立上がりエツジか
立下がりエツジのモードかが調べられる。今回は立上が
りエツジのモードであるからステップ１０２に進む、ス
テップ１０２では、通常入力端子１６からＢ相信号が読
み込まれ、ステップ１０３でそのデータがメモリＲＡＭ
に記憶される。ここではＢ相信号はロウレベル（Ｌ）で
あるため、データ“Ｏ″がＲＡＭに一旦記憶される。

次に、ステップ１０４で、割込モードを立下がりエツジ
のモードに切換え、今回の処理を終了する。

次回の割込処理１００は、パルスエンコーダ１１の回転
が進み、Ａ相信号の立下がりエツジ２２が発生した時点
に開始される。今回は立下がりエツジのモードによる割
込みであるから、ステップ１０１からステップ１１０に
進む。ステップ１１０では通常入力端子１６からＢ相信
号を読み込む。今回はＢ相信号はハイレベル（）Ｉ）で
あり、読み込みデータは“１″である。ステップ１１１
では、今回読み込んだＢ相信号のデータと前回の処理の
ステップ１０３で記憶したＲＡＭのデータとが一致する
か否かが調べられる。今回ＲＡＭには“０”が記憶され
ているから両者のデータは一六せず、ステップ１１２に
進む。一般に、パルスエンコーダ１１が振動なく正常に
回転している場合はステップ１１１でＲＡＭのデータと
Ｂ相信号とが一致せず、ステップ１１２に進むことにな
る。

ステップ１１２では、ＲＡＭのデータ、即ち前回のＡ相
信号の立上がり時点２１でのＢ相信号が“０”か“１″
かが調べられ、ＲＡＭが０”であればステップ１１３に
、１″であればステップ１１４に進む、ＲＡＭが“０°
°であればＡ相信号の位相がＢ相信号より進んでいるこ
とになり、パルスエンコーダ１１の回転方向は正である
として、ステップ１１３で計数を１だけ加算する。一方
、ＲＡＭが“１″であれば、Ａ　４（１４８−号の位相
がＢ相信号より遅れているため、パルスエンコーダ１１
は逆回転しており、ステップ１１４で計数を１だけ減算
する。このように、ステップ１１２乃至１１４にてパル
スエンコーダ］１の回転方向を判別し計数を加算又は減
算する。そして、ステップ１１５では割込モードを再び
立上がり工・ツジに切換え、今回の処理を終了する。

以下１．Ｊ−述の処理を繰り返すことにより、Ａ相信号
の立下がりエツジ２２，２４．・・・毎に計数が行われ
る。

次にパルスエンコーダ１１の振動等によりＡ相信号又は
Ｂ相信号に小パルスが発生した場合の動作について説明
する。

第４図はＢ相信号の切替わり付近でパルスエンコーダ１
１の振動が生じ、Ｂ相信号に小パルス３５．３６が発生
した場合を示す波形図である。

この５．４、第２図に示ず割込処理１００ではＡ相信号
の立トがり時点’３１．３３．・・・又は立Ｆがり時ｙ
１３２．３４．・・・のみのＢ相信号をＩ１１察し処理
しているのであり、それ以外の時点でのＢ相信号の変化
には関与していない。このため、Ｂ相信号の小パルス３
５．３６は無視され、計数に何の影響も及ぼさない。

第５図はＡ相信号の切替わり付近で振動が生じ、人相信
号に小パルス４１が発生した場合を示す波形図である。

この場合、小パルス４１の立上がりエツジ４２時点と立
下がりエツジ４３時点とではＢ相信号が共に同じハイレ
ベル（Ｈ）を示している。

このため、小パルスの立下がりエツジ４３による割込処
理１００のステップ１１１において、ＲＡＭのデータと
Ｂ相信号のデータとが一致し、計数を行わずステップ１
１１からステップ１１５に飛び処理が終了される。それ
故、人相信号の小パルス４１は結果的に無視されること
になり、計数に何の影響も及ぼさない。

９Ｅ記の様に、パルスエンコーダ１１の微小振動による
Ａ相又はＢ相信号の小パルス３５，３６゜４１は計数に
何の影響も及ぼさず、これら小パルス３５，３６．４１
によりミスカウントを引起こすことがない。なお、ハン
チング等の振動が大きく、その振幅がスリット２，３の
ピッチＰ以、Ｅに及んだ場合には、Ａ相及びＢ相信号が
共に変化するため正規の回転とみなされ、第２図の処理
によりステップ１１１からステップ１１２に進み計数さ
れるため、ミスカウントを引起こすことがない。

以上述べたように本実施例は、Ａ相信号の立下がりエツ
ジ２２の時点において、前回の立上がりエツジ２１時点
のＢ相信号と現在のＢ相信号とを比較して微小振動か回
転かを判別しくステップ１１１）、また回転であれば回
転方向を判別して（ステップ１１２）、計数を行うもの
であるから、処理が極く簡単であり、ＣＰＵ１４に負担
をかけないという利点がある６本実施例はスリット２．
３のピッチＰ毎にパルスエンコーダ１１の回転を検出し
計数するものであるが、ステップ１１１乃至ステップ１
１４に相当する処理をステップ１０２とステップ１０３
の間に挿入することにより、スリット２，３のピッチＰ
の１／２毎にｔｏ１転を検出し計数する装置とすること
も可能である。

「発明の効果」 以２Ｆ述べたように本発明は上記の構成を有し、一方の
相信号の立上がりエツジ又は立下がりエツジの時点のみ
で他方の相信号を検出し、計数するものであるから、特
別のハードウェア周辺回路を設けることなくマイクロプ
ロセッサで実現でき、構成が簡素で、また割込処理にて
行うので、ソフトウェア負担を掛けることなく、かつ、
パルスエンコーダの振動時にもミスカウントをすること
がないという優れた効果がある。

【図面の簡単な説明】

図面は本発明の実施例を示し、第１図は計数装置のハー
ドウェア構成を示すブロック図、第２図はマイクロプロ
セッサでの処理を示すフローチャート、第３図、第４図
及び第５図は作動を説明する波形図、第６図はパルスエ
ンコーダの回転円板を示す平面図、第７図はスリットと
各相信号との関係を示す模式図である。 １６０１回転円板、　　２，３．、、スリット、　　１
１゜１．パルスエンコーダ、　１４　、、、マイクロプ
ロセッサ、　１５．、、外部割込端子、　１６．、、通
常入力端子、　２１　、、、立上がりエツジ、　２２．
、、立下がりエツジ。 第１図 第３図 第４図 第５図 第７図 Ｂ相信号

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサを用いた計数装置であつて、パルス
   エンコーダの一方の相からの信号を外部割込端子に入力
   し、他方の相からの信号を通常入力端子に入力すると共
   に、 割込開始モードを割込処理ごとに外部割込信号の立上が
   りエッジ又は立下がりエッジの入力時に交互に切換える
   手段と、 割込開始時点での通常入力信号を記憶する手段と、 前回の割込処理時に記憶された通常入力信号と今回の通
   常入力信号とが一致した場合には計数せず、一致しなか
   った場合にのみ通常入力信号に従って計数を加算又は減
   算する手段と、 を備えることを特徴とするパルスエンコーダの計数装置
   。