JP7841996B2 - 電子回路及び電力変換器 - Google Patents

Description

本実施形態は、電子回路及び電力変換器に関する。

入力部から出力部へ、絶縁を介してアナログ信号を伝達する電子回路が開発されている。この電子回路の一例として、アナログ信号を一度高周波信号に変換し、電磁界結合により絶縁を介して伝達し、元のアナログ信号に復元する手法が知られている。これまで提案されている電子回路では、入力レンジが狭くなる、復元された信号のＳＮ比が低下するなどの懸念があった。また、システム全体の性能が、この入力レンジにより制限されてしまう懸念がある。

米国特許第８３７８６６３号明細書 特開２０２１－４２９９６号公報

本実施形態は、電磁界結合を介して信号を伝送することによる性能の低下を抑制する電子回路及び電力変換器を提供することを目的とする。

本実施形態に係る電子回路は、第１クロック信号を生成するクロック生成回路と、前記第１クロック信号に基づき、入力信号を前記第１クロック信号に応じた周波数を有する第１信号に変換する第１変換回路と、前記第１信号を電磁界結合によって伝送する第１電磁界結合部と、前記第１クロック信号を電磁界結合によって伝送する第２電磁界結合部と、前記第２電磁界結合部により伝送された前記第１クロック信号に基づき、前記第１電磁界結合部により伝送された前記第１信号を、前記入力信号に応じた周波数を有する第２信号に変換する第２変換回路と、を備える。

第１実施形態に係る電子回路としてアイソレーションアンプの構成例を示す図。 入力信号であるアナログ信号を模式的に示す図。 差動信号である２つのクロック信号の例を示す図。 （Ａ）及び（Ｂ）はそれぞれ周波数変換器の構成例を示す図。 高周波信号の一例を示す図。 （Ａ）～（Ｄ）はそれぞれ電磁界結合部の構成例を示す図。 第２実施形態に係る電子回路としてアイソレーションアンプの構成例を示す図。 第３実施形態に係る電子回路としてアイソレーションアンプの構成例を示す図。 伝送されたクロック信号を、位相調整後のクロック信号に基づき、ＤＣ電圧信号に変換する例を示す図。 比較回路の構成例を示す図。 クロック位相調整の動作フローの例を示す図。 比較回路における各信号のタイミングチャート例を示す図。 第４実施形態に係る電子回路としてアイソレーションアンプの構成例を示す図。 増幅器の利得を調整する動作フローの例を示す図。 第５実施形態に係る電子回路としてアイソレーションアンプを用いた電力変換器の構成例を示す図。

以下、図面を参照しつつ、本発明の実施形態について説明する。

（第１実施形態）
図１は、第１実施形態に係る電子回路としてアイソレーションアンプ１００の構成例を示す。アイソレーションアンプ１００は、入力側に供給される入力信号であるアナログ信号を、絶縁を介して出力側に伝送する回路である。以降の説明では絶縁障壁９０（アイソレーションバリア）を境に、アナログ信号の入力側（図の左側）を１次側、アナログ信号の出力側（図の右側）を２次側と表記する。

１次側と２次側では、それぞれ独立した基準電位ＧＮＤ１及びＧＮＤ２と、それぞれ独立した電源ＶＤＤ１及びＶＤＤ２が使用される。一例として１次側（図の左側）が高電圧側、２次側（図の右側）が低電圧側である。１次側及び２次側に基準電位ＧＮＤ１、ＧＮＤ２が供給される端子ＧＮＤ＿Ｔ１、ＧＮＤ＿Ｔ２が設けられている。また１次側及び２次側に電源ＶＤＤ１、ＶＤＤ２から電源電位が供給される端子ＶＤＤ＿Ｔ１、ＶＤＤ＿Ｔ２が設けられている。

１次側には２次側へ伝送する対象となるアナログ信号が入力される入力端子ＩＮＰと入力端子ＩＮＮが設けられている。入力端子ＩＮＰ及び入力端子ＩＮＮは、例えば電圧または電流測定対象となる素子の一端と他端にそれぞれ接続され、当該一端及び他端における電圧のアナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１が入力される。つまり、入力端子ＩＮＰ及び入力端子ＩＮＮ間には対象素子の一端及び他端の電圧が入力される。

図２は、入力端子ＩＮＰと入力端子ＩＮＮに入力されるアナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１（入力信号）を模式的に示す。アナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１は、アイソレーションアンプ１００の入力信号である。アナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１の差分（入力信号の振幅）が測定対象となる素子の電圧を表す。この例では、入力端子ＩＮＮは基準電位に接続されているが、入力端子ＩＮＮが接続される箇所は基準電位に限定されない。

測定対象となる素子は、一例として、トランジスタ、抵抗などである。入力されるアナログ信号は、例えば数十Ｈｚから数十ＭＨｚの任意波形である。入力されたアナログ信号は変調部１０（第１変換回路）に入力される。変調部１０は、入力される信号の周波数を高くする（高周波化する）第１変換回路である。アナログ信号は、変調部１０は周波数変換器１１を含む。周波数変換器１１は、ミキサ、チョッパ又はサンプリング回路などと呼んでもよい。

クロック生成回路２０は、１次側に設けられている。クロック生成回路２０は、矩形波であるクロック信号ＣＬＫＡ及びＣＬＫＢを生成する。クロック信号ＣＬＫＡ及びＣＬＫＢは、クロック生成回路２０により生成される第１クロック信号に対応する。

図３は、クロック信号ＣＬＫＡ及びＣＬＫＢの例を示す。クロック信号ＣＬＫＡ及びＣＬＫＢは周期的な方形状のパルスを含む信号である。クロック信号ＣＬＫＡ及びＣＬＫＢは差動クロック信号である。すなわち、ＣＬＫＢは、ＣＬＫＡを反転した信号であり、ＣＬＫＡがハイレベルのときＣＬＫＢはローレベル、ＣＬＫＡがローレベルのときＣＬＫＢはハイレベルである。クロック信号ＣＬＫＡ及びＣＬＫＢの周期（周波数）は同じであり、例えば数百ＭＨｚである。クロック信号ＣＬＫＡ及びＣＬＫＢの振幅は同じ又は略同じである。

クロック生成回路２０は、クロック信号ＣＬＫＡ及びＣＬＫＢを変調部１０へ供給するとともに、電磁界結合部２を介して２次側へ送信する。

変調部１０における周波数変換器１１は、クロック生成回路２０から供給されるクロック信号ＣＬＫＡ及びＣＬＫＢに基づき、入力端子ＩＮＰ、ＩＮＮから入力されるアナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１（入力信号）を高周波化する。すなわち、周波数変換器１１は、アナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１を、クロック信号ＣＬＫＡ及びＣＬＫＢの周期（周波数）に応じて変換して高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２を生成する。高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２は、クロック信号ＣＬＫＡ及びＣＬＫＢに応じた周波数を有する。本実施形態では、このように信号をクロック信号に基づき高周波化することを、信号を変調すると呼ぶ。高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２は電磁界結合部１へ出力される。高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２は、入力信号の周波数を変換することにより生成される第１信号に対応する。第１信号は、第１クロック信号に応じた周波数を有する。

図４は、変調部１０における周波数変換器１１の構成例を２つ示す。いずれの構成も、端子ＩＮＡと端子ＩＮＢ間に入力される入力信号であるアナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１を、クロック信号ＣＬＫＡ及びＣＬＫＢに応じて相互に逆方向にサンプリング（変調）することで、高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２が生成される。生成された高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２のうち、高周波信号Ｖ_Ｐ２は端子ＯＵＴＡから出力され、高周波信号Ｖ_Ｎ２は端子ＯＵＴＢから出力される。

図４（Ａ）は、ＮＭＯＳトランジスタを用いた周波数変換器１１の構成例を示す。クロック信号ＣＬＫＡがハイレベル、ＣＬＫＢがローレベルの場合はＮＭＯＳトランジスタＭ_１及びＭ_２がオン、ＮＭＯＳトランジスタＭ_３及びＭ_４がオフとなり、入力信号と同相の信号が周波数変換器１１の端子ＯＵＴＡ、ＯＵＴＢから出力される。すなわち、入力信号Ｖ_Ｐ１のサンプリングされた信号が周波数変換器１１の端子ＯＵＴＡから出力され、入力信号Ｖ_Ｎ１のサンプリングされた信号が周波数変換器１１の端子ＯＵＴＢから出力される。クロック信号ＣＬＫＡがローレベル、ＣＬＫＢがハイレベルの場合は、ＮＭＯＳトランジスタＭ_１及びＭ_２がオフ、Ｍ_３及びＭ_４がオンとなり、入力信号と逆相の信号が周波数変換器１１の端子ＯＵＴＡ、ＯＵＴＢから出力される。すなわち、入力信号Ｖ_Ｐ１のサンプリングされた信号が周波数変換器１１の端子ＯＵＴＢから出力され、入力信号Ｖ_Ｎ１のサンプリングされた信号が周波数変換器１１の端子ＯＵＴＡから出力される。このようにして端子ＯＵＴＡから出力される高周波信号Ｖ_Ｐ２が生成され端子ＯＵＴＢから出力される信号が高周波信号Ｖ_Ｎ２が生成される。

図４（Ｂ）は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いた周波数変換器１１の構成例を示す。クロック信号ＣＬＫＡがハイレベル、ＣＬＫＢがローレベルの場合は、ＮＭＯＳトランジスタＭ_ｎ１、ＰＭＯＳトランジスタＭ_ｐ１、ＮＭＯＳトランジスタＭ_ｎ２、ＰＭＯＳトランジスタＭ_ｐ２がオン、ＮＭＯＳトランジスタＭ_ｎ３、ＰＭＯＳトランジスタＭ_ｐ３、ＮＭＯＳトランジスタＭ_ｎ４、ＰＭＯＳトランジスタＭ_ｐ４がオフとなる。これにより、入力信号と同相の信号が周波数変換器１１の端子ＯＵＴＡ、ＯＵＴＢから出力される。クロック信号ＣＬＫＡがローレベル、ＣＬＫＢがハイレベルの場合は、ＮＭＯＳトランジスタＭ_ｎ１、ＰＭＯＳトランジスタＭ_ｐ１、ＮＭＯＳトランジスタＭ_ｎ２、ＰＭＯＳトランジスタＭ_ｐ２がオフ、ＮＭＯＳトランジスタＭ_ｎ３、ＰＭＯＳトランジスタＭ_ｐ３、ＮＭＯＳトランジスタＭ_ｎ４、ＰＭＯＳトランジスタＭ_ｐ４がオンとなる。これにより、入力信号と逆相の信号が周波数変換器１１の端子ＯＵＴＡ、ＯＵＴＢから出力される。

図５は、端子ＯＵＴＡから出力される高周波信号Ｖ_Ｐ２の一例を示す。クロック信号ＣＬＫＡ、ＣＬＫＢに応じて、入力信号Ｖ_Ｐ１、Ｖ_Ｎ１が相互にサンプリングされることで、高周波信号Ｖ_Ｐ２が生成される。高周波信号Ｖ_Ｎ２も同様にしてクロック信号ＣＬＫＡ、ＣＬＫＢに応じて、入力信号Ｖ_Ｎ１、Ｖ_Ｐ１が相互にサンプリングされることで、高周波信号Ｖ_N２が生成される。

電磁界結合部１は１次側と２次側間を絶縁し、変調部１０から入力される高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２を絶縁を介して、２次側へ伝送する伝送部である。電磁界結合部１は、例えばキャパシタ又はトランスなどを含む。１次側から２次側へ高周波信号が伝送される際、電磁界結合部１の特性により、電磁界結合部１へ入力される信号に対して位相が回転（変動）する。

図６は、電磁界結合部１の構成例を４つ示す。
図６（Ａ）は、キャパシタを用いた電磁界結合部１の構成例を示す。電磁界結合部１は２つの入力側の端子Ａ１，Ｂ１と、２つの出力側の端子Ａ２，Ｂ２とを備える。端子Ａ１には高周波信号Ｖ_Ｐ２が入力され、端子Ｂ１には高周波信号Ｖ_Ｎ２が入力される。端子Ａ１と端子Ａ２と間に単一のキャパシタＣ１１が設けられ、端子Ａ１へ入力される高周波信号Ｖ_Ｐ２はキャパシタＣ１１を介して出力側の端子Ｂ１へ伝送される。端子Ｂ１と端子Ｂ２と間に単一のキャパシタＣ２１が設けられ、端子Ｂ１へ入力される高周波信号Ｖ_Ｎ２はキャパシタＣ２１を介して出力側の端子Ｂ２へ伝送される。キャパシタＣ１１、Ｃ２１は入力側と出力側との間を絶縁する絶縁障壁として機能する。より詳細には、キャパシタの互いに対向する２つの平板の間の誘電体部分（絶縁部）、例えばシリコン酸化膜、ポリイミド膜などが絶縁障壁として機能する。図６（Ａ）の構成は、後述するトランスを用いた電磁界結合部の構成と比較して、電磁界結合部の小面積化が可能である。キャパシタＣ１１、Ｃ２１の容量は一例として同じであるが、互いに異なる構成も可能である。

図６（Ｂ）は、多重のキャパシタを用いた電磁界結合部１の構成例を示す。図６（Ｂ）の構成は、図６（Ａ）のキャパシタＣ１１、Ｃ２１をそれぞれ複数のキャパシタの直列接続に変更したものである。端子Ａ１と端子Ａ２間には直列接続された複数のキャパシタＣ１１、Ｃ１２が設けられる。端子Ｂ１と端子Ｂ２間には直列接続された複数のキャパシタＣ２１、Ｃ２２が設けられる。キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２は入力側と出力側との間を絶縁する絶縁障壁として機能する。図６（Ａ）における単一のキャパシタ構成の場合、キャパシタが絶縁破壊した場合に、１次側と２次側間で導通してしまう可能性があるが、キャパシタを直列に多重接続することで、複数のキャパシタのうちの１つが絶縁破壊した場合でも絶縁が保たれる。これにより、安全性を向上させることができる。キャパシタＣ１１、Ｃ２１の容量は一例として同じであるが、互いに異なる構成も可能である。キャパシタＣ１２、Ｃ２２の容量は一例として同じであるが、互いに異なる構成も可能である。

図６（Ｃ）は、トランスを用いた電磁界結合部１の構成例を示す。入力側の端子Ａ１と端子Ｂ１間にコイルＬ１１が接続され、出力側の端子Ａ２と端子Ｂ２間にコイルＬ１２が接続されている。コイルＬ１１とコイルＬ１２は互いに対向して、単一のトランスＴ１１を形成する。トランスＴ１１は、入力側と出力側との間を絶縁する絶縁障壁として機能する。より詳細には、コイルＬ１１とコイルＬ１２との間の誘電体部分（例えば空気層、シリコン酸化膜、ポリイミド膜など）が絶縁障壁として機能する。図６（Ａ）又は図６（Ｂ）に示したキャパシタを用いた電磁界結合部と比較して、ＣＭＲＲ又はＣＭＴＩなどのコモンモード特性を向上させることができる。

図６（Ｄ）は、多重のトランスを用いた電磁界結合部１の構成例を示す。入力側の端子Ａ１と端子Ｂ１間にコイルＬ１１が接続され、コイルＬ１１がコイルＬ１２と対向してトランスＴ１１を形成する。さらに、コイルＬ１２の両端に両端が接続されたコイルＬ１３が設けられ、コイルＬ１３が、出力側の端子Ａ２と端子Ｂ２間に接続されたコイルＬ１４と対向して、トランスＴ１２を形成する。これにより、トランスＴ１１、Ｔ１２が多重に接続される。トランスＴ１１、Ｔ１２は、入力側と出力側との間を絶縁する境界を含む絶縁障壁として機能する。図６（Ｃ）における単一のトランス構成の場合は、トランスが絶縁破壊した場合に、１次側と２次側間が導通してしまう可能性があるが、トランスを多重接続することで、複数のトランスのうちの１つが絶縁破壊した場合でも絶縁が保たれる。これにより、安全性を向上させることができる。

電磁界結合部２は１次側と２次側間を絶縁し、クロック生成回路２０から入力されるクロック信号を絶縁を介して、２次側へ伝送する伝送部である。電磁界結合部２は、例えばキャパシタ又はトランスなどを含む。１次側から２次側へクロック信号が伝送される際、電磁界結合部２の特性により、電磁界結合部２へ入力される信号に対して位相が回転する。電磁界結合部２の構成例は、図６（Ａ）～図６（Ｄ）と同様である。図６（Ａ）～図６（Ｄ）に示した構成において端子Ａ１及び端子Ｂ１にそれぞれ、クロック信号ＣＬＫＡ、ＣＬＫＢが入力され、入力されたクロック信号ＣＬＫＡ、ＣＬＫＢが絶縁を介して伝送されて端子Ａ２及び端子Ｂ２から出力される。

本実施形態では電磁界結合部２の構成は電磁界結合部１と同一であるとする。これにより、電磁界結合部１、２で生じる位相回転量（位相遅延量）を同一又は略同一にすることができる。但し、電磁界結合部１、２でそれぞれ異なる構成を用いることも排除されない。電磁界結合部１、２でそれぞれ異なる構成で、電磁界結合部１、２で生じる位相回転量（位相遅延量）を同一又は略同一にしてもよい。また電磁界結合部１、２で生じる位相回転量が異なることも可能である。

波形整形回路３０は、電磁界結合部２を介して伝送されたクロック信号ＣＬＫＡ、ＣＬＫＢを整形する。電磁界結合部２を介して２次側で受信されるクロック信号の振幅は、電磁界結合部２の特性により変動（例えば減衰）する。波形整形回路３０は、２次側で使用するクロック信号の振幅に合わせて、電磁界結合部２を介して伝送されたクロック信号の振幅を調整（整形）する。例えばクロック生成回路２０で生成されるクロック信号ＣＬＫＡ、ＣＬＫＢと同一の振幅になるように、２次側で受信されたクロック信号の振幅を増幅する。この場合、波形整形回路３０は、２次側で受信されたクロック信号の振幅を増幅する増幅器を含む。あるいは、２次側で使用するクロック信号の振幅が小さい場合は、波形整形回路３０は、２次側で受信されたクロック信号の振幅をクリッピングする回路でもよい。あるいは、他の例として、電磁界結合部２でトランスを用いた構成の場合、伝送時に、伝送される信号の電圧が上昇する構成も考えられる。この場合に、伝送された信号の電圧をクリッピングして、クロック生成回路２０で生成されるクロック信号ＣＬＫＡ、ＣＬＫＢと同一の振幅になるようすることも可能である。

位相調整回路４０は、波形整形回路３０で整形されたクロック信号ＣＬＫＡ、ＣＬＫＢの位相を調整する。位相調整回路４０は例えば遅延回路により構成される。波形整形回路３０でクロック信号ＣＬＫＡ、ＣＬＫＢの波形が整形される時に、クロック信号ＣＬＫＡ、ＣＬＫＢに位相遅延が発生する。このため、波形整形時に、クロック信号ＣＬＫＡ、ＣＬＫＢの位相が、電磁界結合部１を介して伝送される高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２に対して遅延する。位相調整回路４０は、この遅延分だけクロック信号ＣＬＫＡ、ＣＬＫＢの位相を調整する（補償する）ことで、クロック信号ＣＬＫＡ、ＣＬＫＢの位相を、高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２に合わせる。位相が調整されたクロック信号ＣＬＫＡ１、ＣＬＫＢ１は、復調部５０に入力される。位相調整回路４０により位相が調整されたクロック信号ＣＬＫＡ１、ＣＬＫＢ１は、第２クロック信号に対応する。

復調部５０は、周波数変換器５１と、増幅器５２と、ローパスフィルタ（ＬＰＦ）５３とを備えている。復調部５０は、復調部５０に入力される高周波信号（第１信号）の周波数を、位相調整回路４０から入力される位相調整されたクロック信号に基づき変換（低周波化）する第２変換回路である。これにより、復調部５０は、入力信号に応じた周波数を有する出力信号（第２信号）を生成する本実施形態では、入力される信号をクロック信号に基づき低周波化することを、信号を復調すると呼ぶ。出力信号は、復調部５０に入力される高周波信号が元の入力信号と同程度の周波数に復元されたアナログ信号に対応する。出力信号のことを復元信号とも呼ぶ。以下、復調部５０について詳細に記載する。

復調部５０における周波数変換器５１は、電磁界結合部１を介して入力される高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２を、位相調整回路４０から入力される位相調整されたクロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づき変換（復調）する。これにより、入力信号に応じた周波数を有するアナログ信号Ｖ_Ｐ３、Ｖ_Ｎ３を生成する。例えば、高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２を、クロック信号ＣＬＫＡ１及びＣＬＫＢ１に基づき、相互に逆方向にサンプリングすることで、アナログ信号Ｖ_Ｐ３、Ｖ_Ｎ３を生成する。

アナログ信号Ｖ_Ｐ３、Ｖ_Ｎ３は、電磁界結合部２により伝送された第１クロック信号に基づき、電磁界結合部１により伝送された第１信号（高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２）の周波数を変換した第５信号に対応する。第５信号は、入力信号（アナログ信号Ｖ_Ｐ１、Ｖ_Ｎ１）に応じた周波数を有する。

周波数変換器５１の構成例は、周波数変換器１１と同様、図４（Ａ）又は図４（Ｂ）の構成を用いることができる。図４（Ａ）又は図４（Ｂ）に示した構成において端子ＩＮＡ、ＩＮＢにそれぞれ、高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２が入力され、クロック信号ＣＬＫＡ、ＣＬＫＢの代わりに、クロック信号ＣＬＫＡ１、ＣＬＫＢ１が入力される。これにより、高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２が変換されたアナログ信号Ｖ_Ｐ３、Ｖ_Ｎ３がそれぞれ端子ＯＵＴＡ、ＯＵＴＢからそれぞれ出力される。

増幅器５２は、周波数変換器５１で変換されたアナログ信号Ｖ_Ｐ３、Ｖ_Ｎ３を増幅し、ローパスフィルタ５３に出力する。

ローパスフィルタ５３は、増幅されたアナログ信号Ｖ_Ｐ３、Ｖ_Ｎ３から高周波成分（クロック信号ＣＬＫＡ１、ＣＬＫＢ１および高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２に含まれていた高周波成分）を減衰又は低減させる。これにより、出力信号（第２信号）となるアナログ信号Ｖ_Ｐ４、Ｖ_Ｎ４を生成する。ローパスフィルタ５３は、アナログ信号Ｖ_Ｐ４、Ｖ_Ｎ４を出力端子ＯＵＴＰと出力端子ＯＵＴＮから出力する。

図１の変調部１０、クロック生成回路２０、波形整形回路３０、位相調整回路４０，復調部５０はＡＳＩＣ（application specific integrated circuit）、ＦＰＧＡ（Field-Programmable Gate Array）等の回路又はプロセッサにより構成されてもよい。あるいはこれらの要素のうちの一部又は全部が、プログラムを実行するＣＰＵによって実行されてもよい。

以上、本実施形態によれば１次側でクロック信号を生成することで、電源電圧の振幅を有するクロック信号により入力信号を変調できるため、入力信号の入力レンジを広げることができる。

また本実施形態によれば、電磁界結合部１と電磁界結合部２の構成を同一にすることで、変調部１０から出力される高周波信号に対して電磁界結合部１で生じる位相回転量（位相遅延量）が、クロック信号に対して電磁界結合部２で生じる位相回転量と同一又は略同一となる。このため、復調部５０へ供給するクロック信号の位相の調整範囲を狭くすることができる。

また本実施形態によれば、２次側の復調部５０において、位相調整回路４０で位相調整されたクロック信号を用いて復調を行うことで、復調部５０へ入力される高周波信号と、当該位相調整されたクロック信号との位相差を小さくできる。よって、高周波信号を最大の振幅で復調することができる。これにより、復調により復元されたアナログ信号（復元信号）のＳＮ比を最大化することができる。

（変形例）
位相調整回路４０により位相調整が必要な位相調整量に相当する位相遅延が電磁界結合部２及び波形整形回路３０によって吸収できる場合、位相調整回路４０を省略することも可能である。この場合、電磁界結合部１における位置遅延と、電磁界結合部２及び波形整形回路３０における位相遅延とが同一又は略同一となる。これにより位相調整回路４０を不要とし、回路規模を低減できる。また、クロック生成回路２０を省略し、アイソレーションアンプ１００の外部からクロック信号ＣＬＫＡ、ＣＬＫＢが直接供給されても良い。アイソレーションアンプ１００の外部から供給されたクロック信号を基準に、逓倍回路、分周回路、Phase Locked Loop (PLL)などでクロック信号ＣＬＫＡ、ＣＬＫＢを生成しても良い。

（第２実施形態）
上述の第１実施形態では復調部５０に入力するクロック信号の位相を調整したが、第２実施形態では、復調部５０に入力する高周波信号の位相を調整する。電磁界結合部１、２の構成は同一であり、電磁界結合部１の位相遅延量と、電磁界結合部２の位相遅延量が同一であるとする。

図７は、第２実施形態に係る電子回路としてアイソレーションアンプ２００の構成例を示す。１次側の構成は第１の実施形態と同様である。２次側において電磁界結合部１と復調部５０との間に位相調整回路２４０が設けられている。波形整形回路３０と復調部５０との間には位相調整回路は設けられていない。

位相調整回路２４０は、電磁界結合部１から入力される高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２の位相を、波形整形回路３０で生じるクロック信号ＣＬＫＡ、ＣＬＫＢの遅延位相量と同量又は略同量だけ遅延させる。位相調整回路２４０は、遅延させた高周波信号Ｖ_Ｐ５、Ｖ_Ｎ５を復調部５０に出力する。高周波信号Ｖ_Ｐ５、Ｖ_Ｎ５は、高周波信号Ｖ_Ｐ２、Ｖ_Ｎ２の位相を調整した第６信号に対応する。

波形整形回路３０で整形されたクロック信号ＣＬＫＡ、ＣＬＫＢは復調部５０に入力される。復調部５０に入力される高周波信号Ｖ_Ｐ５、Ｖ_Ｎ５と、復調部５０に入力されるクロック信号ＣＬＫＡ、ＣＬＫＢとの位相差を小さい又はゼロであるため、高周波信号Ｖ_Ｐ５、Ｖ_Ｎ５を最大の又は大きな振幅で復調することができる。よって、ＳＮ比を最大化又は増大することができる。

（第３実施形態）
図８は、第３実施形態に係る電子回路としてアイソレーションアンプ３００の構成例を示す。１次側の構成は第１実施形態と同様であり、電磁界結合部１を介して伝送された高周波信号を復調する復調部５０＿１の構成は、第１実施形態の復調部５０と同様である。電磁界結合部１、２の構成は同一であり、電磁界結合部１から復調部５０＿１までの位相遅延量と、電磁界結合部２から復調部５０＿２までの位相遅延量が同一であるとする。

２次側には第１実施形態と同様に、波形整形回路３０及び位相調整回路４０が設けられ、さらに、復調部５０＿２が設けられている。電磁界結合部２を介して２次側へ伝送されたクロック信号ＣＬＫＡ、ＣＬＫＢは、波形整形回路３０に入力されるとともに、復調部５０＿２へも入力される。位相調整回路４０で位相調整されたクロック信号ＣＬＫＡ１、ＣＬＫＢ１は復調部５０＿１へ入力されるとともに、復調部５０＿２へも入力される。

復調部５０＿２（第３変換回路）は、電磁界結合部２を介して入力されたクロック信号ＣＬＫＡ、ＣＬＫＢを、位相調整回路４０から入力される位相調整されたクロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づき変換する。これにより、クロック信号ＣＬＫＡ、ＣＬＫＢの振幅に応じた直流電圧信号（ＤＣ電圧信号あるいは第１直流電圧信号）を生成する。本実施形態では、このようにクロック信号を直流電圧信号に変換することを、クロック信号復調するとも呼ぶ。復調部５０＿２は、周波数変換器５１＿２、増幅器５２＿２、ローパスフィルタ５３＿２を備える。

周波数変換器５１＿２、増幅器５２＿２、ローパスフィルタ５３＿２の構成は、復調部５０＿１における周波数変換器５１＿１、増幅器５２＿１、ローパスフィルタ５３＿１と同様である。したがって、周波数変換器５１＿２の構成例は、周波数変換器５１＿１と同様、図４（Ａ）又は図４（Ｂ）の構成を用いることができる。

図４（Ａ）又は図４（Ｂ）に示した構成において端子ＩＮＡ、ＩＮＢにそれぞれ、電磁界結合部２によって伝送されるクロック信号ＣＬＫＡ、ＣＬＫＢが入力される。入力されたクロック信号ＣＬＫＡ、ＣＬＫＡが、位相調整回路４０から入力されるクロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づきサンプリングされ、非パルス状にされた信号ＤＡ、ＤＢとされる。信号ＤＡ、ＤＢは、周波数変換器５１＿２により生成される非パルス状の第３信号に対応する。

信号ＤＡ、ＤＢは増幅器５２＿２によってそれぞれ増幅され、増幅された信号ＤＡ、ＤＢが、ローパスフィルタ５３＿２に入力される。ローパスフィルタ５３＿２は、増幅された信号ＤＡ、ＤＢから高周波成分（クロック信号ＣＬＫＡ１、ＣＬＫＢ１およびＣＬＫＡ、ＣＬＫＢに含まれていた高周波成分）を減衰又は低減させ、減衰後又は低減の信号がＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６として出力される。ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６は比較回路６０に入力される。ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６は、クロック信号ＣＬＫＡ、ＣＬＫＢに応じた振幅を有する第１直流電圧信号に対応する。

図９は、復調部５０＿２により、クロック信号ＣＬＫＡ、ＣＬＫＡが、位相調整回路４０から入力されるクロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づき変換されて、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６として出力される例を示す。ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分はΔＤＣに対応する。

比較回路６０は、制御回路７０からのトリガ信号に応じて、現在入力されているＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分と、過去に入力されたＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分との比較を行い、比較結果を示す信号を制御回路７０に送る。比較回路６０の詳細は後述する。

制御回路７０は、位相調整回路４０の位相調整量を変更し、変更前のＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分と、変更後のＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分とを比較回路６０に比較させ、比較結果を取得する。制御回路７０は、位相調整量の変更と比較結果の取得とを繰り返し、各比較結果に基づき、位相調整回路４０に設定する位相調整量を決定する。復調部５０＿１に入力される高周波信号とクロック信号との位相とを合わせ、復調部５０＿１からの出力信号（復元信号）Ｖ_Ｐ４、Ｖ_Ｎ４の振幅を最大化又は大きくすることができる。

図１０は、比較回路６０の構成例を示す。比較回路６０は、サンプルホールド回路６１、６２（図面ではＳ／Ｈと記載する）、比較器６３、及びラッチ回路６４を備える。

サンプルホールド回路６１は制御回路７０から電圧を保持する指令を表す信号（サンプリング指令信号）ＳＭＰＬ１を受けて、入力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分をΔＶ_{ＨＯＬＤ１}として保持する。

サンプルホールド回路６２は制御回路７０から電圧を保持する指令を表す信号（サンプリング指令信号）ＳＭＰＬ２を受けて、入力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分をΔＶ_{ＨＯＬＤ２}として保持する。制御回路７０は、信号ＳＭＰＬ１を送るタイミングと、信号ＳＭＰＬ２を送るタイミングとを異ならせることで、それぞれ異なる位相調整量における電圧差分をサンプルホールド回路６１、６２に保持させることができる。

比較器６３は、サンプルホールド回路６１から入力された電圧の差分ΔＶ_{ＨＯＬＤ１}と、サンプルホールド回路６２から入力された電圧の差分ΔＶ_{ＨＯＬＤ２}とを比較し、比較結果を示す信号ＶＣＭＰをラッチ回路６４に出力する。一例として、差分ΔＶ_{ＨＯＬＤ２}が差分ΔＶ_{ＨＯＬＤ１}より大きい場合は、信号ＶＣＭＰはハイレベル信号であり、差分ΔＶ_{ＨＯＬＤ１}が差分ΔＶ_{ＨＯＬＤ２}より大きい場合は、信号ＶＣＭＰはローレベル信号である。但し、この関係は逆でもよい。差分ΔＶ_{ＨＯＬＤ１}と差分ΔＶ_{ＨＯＬＤ２}とを比較することは、それぞれ異なる位相調整量を設定した場合に取得される第１直流電圧信号の電圧を比較することの一例に相当する。

ラッチ回路６４は、制御回路７０からのラッチ指示を示す信号ＬＡＴＣＨを受けて、信号ＶＣＭＰをラッチ（保持）し、ラッチした信号ＡＭＰＤＥＴを制御回路７０に送る。信号ＬＡＴＣＨは、一例としてビット０又は１のデジタル信号である。制御回路７０は、信号ＡＭＰＤＥＴに基づいて、ΔＶ_{ＨＯＬＤ１}とΔＶ_{ＨＯＬＤ２}の大小関係を認識することができる。

図１１は、比較回路６０、位相調整回路４０及び制御回路７０により行われるクロック位相調整の動作フローの例を示す。クロック位相調整の動作は、電源が投入された際、又は外部から位相調整実行信号が入力された際に実行される。あるいは、クロック位相調整の動作は、タイマなどにより任意の間隔で定期的に実行される。

制御回路７０は、位相調整回路４０の位相調整量を複数の候補値ＤＬＹ＿０～ＤＬＹ＿Ｎのうち最初の候補値（ＤＬＹ＿０）に設定する（Ｓ１０１）。制御回路７０は、候補値（ＤＬＹ＿０）をパラメータαに格納する。

比較回路６０は、位相調整回路４０の位相調整量が候補値（ＤＬＹ＿０）に設定されているとき、復調部５０＿２から入力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分をΔＶ_{ＨＯＬＤ１}としてサンプルホールド回路６１で保持する（Ｓ１０２）。

制御回路７０は、位相調整回路４０における位相調整量の候補値を別の候補値（ＤＬＹ＿１）に切り替える（Ｓ１０３、Ｓ１０４）。比較回路６０は、位相調整回路４０の位相調整量が候補値（ＤＬＹ＿１）に設定されているとき、復調部５０＿２から入力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分をΔＶ_{ＨＯＬＤ２}としてサンプルホールド回路６２で保持する（Ｓ１０５）。

比較回路６０は、差分ΔＶ_{ＨＯＬＤ１}と差分ΔＶ_{ＨＯＬＤ２}とを比較する（Ｓ１０６）。ΔＶ_{ＨＯＬＤ２}がΔＶ_{ＨＯＬＤ１}よりも大きい場合、制御回路７０は、現在の位相調整量の候補値（ＤＬＹ＿１）によってパラメータαを更新する（Ｓ１０７）。また、制御回路７０は、サンプルホールド回路６２に保持されている差分ΔＶ_{ＨＯＬＤ２}をサンプルホールド回路６１に差分ΔＶ_{ＨＯＬＤ２}として保持させる（同ステップＳ１０７）。より詳細には、制御回路７０は、現在の位相調整量の候補値（ＤＬＹ＿１）におけるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６をサンプルホールド回路６１に入力し、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分をΔＶ_{ＨＯＬＤ１}としてサンプルホールド回路６１に保持させる。

位相調整量の残りの全ての候補値（ＤＮＹ＿Ｍ：Ｍは３～Ｎ）についてステップＳ１０３～Ｓ１０７の処理を繰り返すことで、パラメータαには、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の差分を最大とする位相調整量が格納される。制御回路７０は、パラメータαに格納されている位相調整量を、位相調整回路４０における位相調整量の設定値ＤＬＹＳＥＴに決定する。

図１２は、比較回路６０における各信号のタイミングチャート例を示す。図１２には、タイミングチャートＴＡ、ＴＢ－１、ＴＢ－２が示される。タイミングチャートＴＡは、初期値として候補値ＤＬＹ＿０を設定した場合に行われる動作のタイミングチャートである。タイミングチャートＴＢ－１は、タイミングチャートＴＡに対応する動作の次に、候補値ＤＬＹ＿１を設定しかつΔＶ_{ＨＯＬＤ１}がΔＶ_{ＨＯＬＤ２}よりも大きいと判断される場合のタイミングチャートである。タイミングチャートＴＢ－２は、タイミングチャートＴＡに対応する動作の次に、候補値ＤＬＹ＿１を設定しかつΔＶ_{ＨＯＬＤ２}がΔＶ_{ＨＯＬＤ１}よりも大きいと判断される場合のタイミングチャートである。したがって、タイミングチャートＴＡの次はタイミングチャートＴＢ－１又はＴＢ－２のいずれか一方に進む。タイミングチャートＴＡ、ＴＢ－１、ＴＢ－２を図１２のフローチャートと関連付けて説明する。

［タイミングチャートＴＡ］
制御回路７０により位相調整回路４０に候補値ＤＬＹ＿０が設定され（Ｓ１０１）、復調部５０＿２から出力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６がサンプルホールド回路６１に入力される。サンプルホールド回路６１が制御回路７０から信号ＳＭＰＬ１を受けて、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分ΔＶ_{ＨＯＬＤ１}を保持する（Ｓ１０２）。

［タイミングチャートＴＢ－１］
制御回路７０により位相調整回路４０に候補値ＤＬＹ＿１が設定され（Ｓ１０３、Ｓ１０４）、復調部５０＿２から出力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６がサンプルホールド回路６２に入力される。サンプルホールド回路６２が制御回路７０から信号ＳＭＰＬ２を受けて、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分ΔＶ_{ＨＯＬＤ２}を保持する（Ｓ１０５）。

比較器６３においてΔＶ_{ＨＯＬＤ１}とΔＶ_{ＨＯＬＤ２}とが比較される（Ｓ１０６）。図１２から理解されるように、ΔＶ_{ＨＯＬＤ１}がΔＶ_{ＨＯＬＤ２}より大きいため、比較器６３からは比較結果を示す信号Ｖ_ＣＭＰとしてローレベルの信号が出力される。制御回路７０からＬＡＴＣＨ信号がラッチ回路６４に入力され、ラッチ回路６４がローレベルをラッチし、信号ＡＭＰＤＥＴを出力する。信号ＡＭＰＤＥＴは、信号Ｖ_ＣＭＰと同じローレベルの信号である。

制御回路７０は、信号ＡＭＰＤＥＴに基づき、ΔＶ_{ＨＯＬＤ１}がΔＶ_{ＨＯＬＤ２}より大きいことを認識する（Ｓ１０６のＮｏ）。制御回路７０は、サンプルホールド回路６１の保持している電圧の差分を現在のΔＶ_{ＨＯＬＤ１}に維持しつつ、位相調整回路４０における位相調整量を次の候補値ＤＬＹ＿２に変更する（Ｓ１０３、１０４）。復調部５０＿２から出力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６をそれぞれＶ_{ＨＯＬＤ１＿Ｐ２}、Ｖ_{ＨＯＬＤ１＿Ｎ２}としてサンプルホールド回路６２に入力させる。

［タイミングチャートＴＢ－２］
制御回路７０により位相調整回路４０に候補値ＤＬＹ＿１が設定され（Ｓ１０３、Ｓ１０４）、復調部５０＿２から出力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６がサンプルホールド回路６２に入力される。サンプルホールド回路６２が制御回路７０から信号ＳＭＰＬ２を受けて、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分ΔＶ_{ＨＯＬＤ２}を保持する（Ｓ１０５）。

比較器６３においてΔＶ_{ＨＯＬＤ１}とΔＶ_{ＨＯＬＤ２}とが比較される（Ｓ１０６）。図１２から理解されるように、ΔＶ_{ＨＯＬＤ２}がΔＶ_{ＨＯＬＤ１}より大きいため、比較器６３からは比較結果を示す信号Ｖ_ＣＭＰとしてハイレベルの信号が出力される。制御回路７０からＬＡＴＣＨ信号がラッチ回路６４に入力され、ラッチ回路６４がハイレベルをラッチし、信号ＡＭＰＤＥＴを出力する。信号ＡＭＰＤＥＴは、信号Ｖ_ＣＭＰと同じハイレベルの信号である。

制御回路７０は、信号ＡＭＰＤＥＴに基づき、ΔＶ_{ＨＯＬＤ２}がΔＶ_{ＨＯＬＤ１}より大きいことを認識する（Ｓ１０６のＹｅｓ）。制御回路７０は、サンプルホールド回路６２の保持している電圧の差分ΔＶ_{ＨＯＬＤ２}とサンプルホールド回路６１にΔＶ_{ＨＯＬＤ１}として維持させる（Ｓ１０７）。具体的には、制御回路７０は、位相調整回路４０にＤＬＹ＿１が設定された状態のまま、復調部５０＿１から出力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６をそれぞれサンプルホールド回路６１に入力させる。制御回路７０は信号ＳＭＰＬ１をサンプルホールド回路６１に出力することで、ＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６の電圧の差分をサンプルホールド回路６１に保持させる。図１２から理解されるように、信号ＳＭＰＬ１のタイミングでのサンプリングに応じて、ΔＶ_{ＨＯＬＤ１}の値が大きくなっている。このため、制御回路７０は、位相調整回路４０における位相調整量を次の候補値ＤＬＹ＿２に変更し、復調部５０＿２から出力されるＤＣ電圧信号Ｖ_Ｐ６、Ｖ_Ｎ６をサンプルホールド回路６２に入力させる（Ｓ１０３、１０４）。

以上、本実施形態によれば、復調部５０＿２から出力されるＤＣ電圧の差分を最大化することで、復調部５０＿１、５０＿２へ入力されるクロック信号の位相を最適化できる。これにより、復調部５０＿１から出力されるアナログ信号（復元信号）の振幅を最大化又は大きくし、復元信号のＳＮ比を最大化又は増大することができる。

また、本実施形態によれば、復調部５０＿１の出力信号ではなく、復調部５０＿２から出力されるＤＣ電圧を用いて位相調整回路４０に設定する位相調整量を決定する。これにより、１次側にアナログ信号が入力されていない状態や、１次側にアナログ信号を入力する装置が接続されていない状態においても、位相調整回路４０に設定する位相調整量を最適化できる。

（第４実施形態）
図１３は、第４実施形態に係る電子回路としてアイソレーションアンプ４００の構成例を示す。入力信号を高周波信号に変調し、高周波信号をアナログ信号に復調する構成、及び、クロック信号を復調した結果を用いてクロック信号の位相調整を行う構成は第３実施形態と同様である。また、電磁界結合部１及び電磁界結合部２の構成は同一又は略同一であるとする。

本第４実施形態では、１次側に参照電圧生成回路４２０と変調部４１０（第４変換回路）が設けられている。参照電圧生成回路４２０は、参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}を生成する。参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}は互いに異なるＤＣ電圧（参照電圧）を有し、一例として、参照電圧信号Ｖ_{ＲＥＦ１Ａ}の電圧は、参照電圧信号Ｖ_{ＲＥＦ１Ｂ}の電圧より大きい。参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}が有する電圧を、参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}と同じ参照符号を用いて、参照電圧Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}と記載する。参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}は、参照電圧生成回路４２０により生成される第１参照電圧信号に対応する。

変調部４１０（第４変換回路）は、クロック生成回路２０にて生成されるクロック信号ＣＬＫＡ、ＣＬＫＢによって、参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}をパルス状の信号（あるいはクロック状の信号）に高周波化し、高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１を出力する。ここでいうパルス状の信号（あるいはクロック状の信号）とは、上記クロック信号ＣＬＫＡ、ＣＬＫＢと同程度のパルス幅及び振幅を有する周期的な矩形波信号のことである。高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は、第１クロック信号（クロック信号ＣＬＫＡ、ＣＬＫＢ）に基づき、第１参照電圧信号を変換して得られる第３信号に対応する。第３信号は、第１クロック信号に応じた周波数（周期）を有するパルス状の信号である。

変調部４１０の構成は変調部１０と同様である（図４参照）。図４（Ａ）又は図４（Ｂ）において、参照電圧信号Ｖ_{ＲＥＦ１Ａ}が端子ＩＮＡに入力され、参照電圧信号Ｖ_{ＲＥＦ１Ｂ}が端子ＩＮＢに入力される。参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}が、クロック信号ＣＬＫＡ、ＣＬＫＢに応じて相互に逆方向にサンプリングされることで、端子ＯＵＴＡから高周波参照電圧信号Ｖ_Ａ１が出力され、端子ＯＵＴＢから高周波参照電圧信号Ｖ_Ｂ１が出力される。高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１のそれぞれは、クロック信号ＣＬＫＡ、ＣＬＫＢの情報及び参照電圧信号Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}の電圧情報を含んでいる。

第１～第３実施形態では電磁界結合部２にクロック信号ＣＬＫＡ、ＣＬＫＢが入力されたが、第４実施形態では、電磁界結合部２に変調部４１０からの高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１が入力される。高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は、電磁界結合部２を介して、２次側に伝送される。

２次側では、伝送された高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１が波形整形回路３０に入力される。高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は波形整形回路３０で整形され、さらに位相調整回路４０で位相が調整される。波形整形及び位相調整された高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は、クロック信号ＣＬＫＡ１、ＣＬＫＢ１として復調部５０＿１、５０＿２に供給される。

また電磁界結合部２を介して伝送された高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は復調部５０＿２（第５変換回路）にも入力される。高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は、復調部５０＿２において位相調整回路４０からのクロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づき、高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１の振幅に応じたＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７（第２直流電圧信号）に変換される。すなわち、高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１は、クロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づき低周波化（復調）される。復調部５０＿２の動作は、第３実施形態と同様であり、入力される信号が異なるのみである。

より詳細には、復調部５０＿２における周波数変換器５１＿２は、入力された高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１を、位相調整回路４０から入力されるクロック信号ＣＬＫＡ１、ＣＬＫＢ１に基づき相互に逆方向にサンプリングして、非パルス状の信号ＤＡ１、ＤＢ１（第４信号）とする。ここでいう非パルス状の信号（あるいは非クロック状の信号）とは、上記のパルス状の信号のパルス幅及び振幅の少なくとも一方が小さくされて、直流成分が支配的となった信号のことであり、小さくされた後のパルス幅及び振幅の少なくとも一方に応じた高周波成分が残存し得る。信号ＤＡ１、ＤＢ１は増幅器５２＿２によってそれぞれ増幅され、増幅された信号が、ローパスフィルタ５３＿２に入力される。ローパスフィルタ５３＿２は、増幅された信号から高周波成分（クロック信号ＣＬＫＡ１、ＣＬＫＢ１および高周波参照電圧信号Ｖ_Ａ１、Ｖ_Ｂ１に含まれていた高周波成分）を減衰又は低減させ、減衰後又は低減後の信号がＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７（第２直流電圧信号）として出力される。ＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７は比較回路６０に入力される。比較回路６０は第３実施形態と同様の動作により比較結果を示す信号（比較結果信号）Ｖ_ＣＭＰを生成して、制御回路７０に送る。制御回路７０は、第３実施形態と同様に、位相調整回路４０に複数の位相調整量の候補を設定することにより複数の比較結果を取得し、位相調整回路４０に設定する位相調整量を決定する。

また、復調部５０＿２から出力されるＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７は比較回路４４０に入力される。参照電圧生成回路４３０は参照電圧信号Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}を生成して、比較回路４４０に出力する。参照電圧信号Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}は、互いに異なるＤＣ電圧を有する。参照電圧信号Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}が有するＤＣ電圧を、参照電圧信号Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}と同じ参照符号を用いて、参照電圧Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}と記載する。参照電圧Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}の差分（ΔＲＥＦ）は、参照電圧生成回路４２０により生成される参照電圧Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ}の差分と同じ値である。参照電圧Ｖ_{ＲＥＦ２Ａ}は、参照電圧Ｖ_{ＲＥＦ１Ａ}と同じ値でも良い。参照電圧Ｖ_{ＲＥＦ２Ｂ}は、参照電圧Ｖ_{ＲＥＦ１Ｂ}と同じ値でも良い。参照電圧Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}は、第２参照電圧に対応する。

比較回路４４０は、制御回路７０からのトリガ信号に応じて、参照電圧Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}の差分（差分ΔＲＥＦと記載する）と、ＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７の差分（差分ΔＤＣと記載する）とを比較し、比較結果を示す信号（比較結果信号）Ｖ_ＣＭＰ１を得る。比較結果信号Ｖ_ＣＭＰ１は、例えば差分ΔＤＣが差分ΔＲＥＦより大きいか否かを示す信号である。比較結果信号Ｖ_ＣＭＰ１は制御回路７０に入力される。差分ΔＤＣと差分ΔＲＥＦを比較することは、第２直流電圧信号（ＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７）の電圧と、第２参照電圧とを比較することの一例に対応する。

制御回路７０は、比較結果信号Ｖ_ＣＭＰ１に応じて、復調部５０＿１の増幅器５２＿１及び復調部５０＿２の増幅器５２＿２のそれぞれの増幅量（利得）を調整する。より詳細には、制御回路７０は、増幅器５２＿１及び増幅器５２＿２にそれぞれ出力する利得調整信号を調整する。

制御回路７０は、比較結果信号Ｖ_ＣＭＰ１に基づき、差分ΔＤＣが、差分ΔＲＥＦより大きい場合は、増幅器５２＿１及び増幅器５２＿２の利得が減少するように増幅器５２＿１、５２＿２に出力する利得調整信号を変更する。減少量は、一定量でもよいし、一定割合でもよいし、その他の方法で決めた値でもよい。増幅器５２＿１及び増幅器５２＿２の利得の変更量は同じでも異なってもよい。

制御回路７０は、差分ΔＤＣが差分ΔＲＥＦより小さい場合は、増幅器５２＿１及び増幅器５２＿２の利得が増加するように増幅器５２＿１、５２＿２に出力する利得調整信号を変更する。利得の増加量は、一定量でもよいし、一定割合でもよいし、その他の方法で決めた値でもよい。増幅器５２＿１及び増幅器５２＿２の利得の変更量は同じでも異なってもよい。

電磁界結合部１及び電磁界結合部２の構成は同一又は略同一であるため、電磁界結合部１及び電磁界結合部２における減衰量も同一又は略同一である。よって、ＤＣ電圧信号Ｖ_Ｐ７、Ｖ_Ｎ７の電圧の差分が参照電圧Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}の差分と同一になるように増幅器５２＿１、５２＿２の利得を変更することで、電磁界結合部１、２で生じた減衰量を２次側でキャンセルできる。これにより、本電子回路の入力から出力までの利得の校正が可能となる。

図１４は、比較回路４４０及び制御回路７０による増幅器５２＿１、５２＿２の利得を調整する動作フローの例を示す。利得調整の動作は、電源投入後にクロック信号の位相調整が完了した後１度行ってもよいし、位相調整の完了後、回路動作中常に行ってもよい。または、利得調整の動作は、外部装置から利得調整の実行信号が入力された際に行ってもよいし、タイマなどにより任意の間隔で定期的に行ってもよい。

比較回路４４０が、復調部５０＿２からのＤＣ電圧信号の電圧の差分ΔＤＣと、参照電圧Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ}の差分ΔＲＥＦとの比較を行う（Ｓ２０１）。

差分ΔＤＣが差分ΔＲＥＦよりも大きい場合は、制御回路７０は、増幅器５２＿１、５２＿２の利得が減少するように増幅器５２＿１、５２＿２に出力する利得調整信号を変更する（Ｓ２０２）。差分ΔＤＣが差分ΔＲＥＦよりも小さい場合は、制御回路７０は、増幅器５２＿１、５２＿２の利得が増加するように増幅器５２＿１、５２＿２に出力する利得調整信号を変更する（Ｓ２０３）。

以上、本実施形態によれば、高周波信号とクロック信号との位相差を小さくできるとともに、アナログ信号を最大の振幅で復元することができ、ＳＮ比を最大化又は大きくすることができる。

（第５実施形態）
図１５は、第１実施形態に係るアイソレーションアンプ１００を用いた電子回路とした電力変換器５００の構成例を示す。第１実施形態に係るアイソレーションアンプ１００の代わりに、第２実施形態～第４実施形態のいずれかに係るアイソレーションアンプを用いてもよい。

電力変換器５００は、端子Ｔ_Ｄを介して負荷装置６００に接続されている。電力変換器５００には高圧側の回路と低圧側の回路とが設けられている。高圧側において、スイッチング素子Ｍ_１１、Ｍ_１２が直列に接続されている。スイッチング素子Ｍ_１１の一端は端子Ｔ_Ｄを介して負荷装置６００に接続され、他端はスイッチング素子Ｍ_１２の一端に接続されている。スイッチング素子Ｍ_１２の他端は基準電位に接続されている。端子Ｔ_Ｄの電圧はＶ_Ｄである。スイッチング素子Ｍ_１１、Ｍ_１２は、一例としてＧａＮ素子、ＬＶＭＯＳ素子又はＳｉＣ素子などのスイッチング素子である。スイッチング素子Ｍ_１１は例えばノーマリオン型、スイッチング素子Ｍ_１２は例えばノーマリオフ型である。電力変換器５００は、スイッチング素子Ｍ_１１、Ｍ_１２をオンオフすることで、端子Ｔ_Ｄに接続されている負荷装置６００に電力を供給する。

高圧側に駆動回路５１０（ゲートドライバ）が設けられている。は、駆動回路５１０（ゲートドライバ）は、スイッチング素子Ｍ_１１、Ｍ_１２のゲート端子（制御端子）にゲート信号（制御信号）を供給する。ゲート信号により、スイッチング素子Ｍ_１１、Ｍ_１２のそれぞれのオン状態とオフ状態が切り替えられ、負荷装置６００を流れる電流Ｉ_Ｄが制御される。スイッチング素子による損失を低減し、電力変換器全体の変換効率を向上させるためには、電流Ｉ_Ｄを高精度かつ高速に検出し、低圧側の制御回路５４０にフィードバックする必要がある。

スイッチング素子Ｍ_１２の一端は増幅器５２０のプラス入力端子に接続され、スイッチング素子Ｍ_１２の他端は増幅器５２０のマイナス入力端子に接続されている。増幅器５２０はこれら両端子間の電圧Ｖ_１を検出する検出回路を含む。電圧Ｖ_１は、スイッチング素子Ｍ_１２のオン抵抗（Ｒ_ＯＮと記載）と、流れる電流Ｉ_Ｄとに基づき、以下の式（１）で計算される。
Ｖ_１＝Ｒ_ＯＮ×Ｉ_Ｄ （１）

増幅器５２０は、検出した電圧Ｖ_１を増幅率Ａで増幅し、増幅後の電圧Ｖ_２を表すアナログ信号（電圧信号）を、プラス出力端子及びマイナス出力端子を介して、アイソレーションアンプ１００に入力する。増幅器５２０のプラス出力端子からアイソレーションアンプ１００に入力されるアナログ信号は、図１のアイソレーションアンプ１００の入力端子ＩＮＰに入力されるアナログ信号に対応する。増幅器５２０のマイナス出力端子からアイソレーションアンプ１００に入力されるアナログ信号は、図１のアイソレーションアンプ１００の入力端子ＩＮＮに入力されるアナログ信号に対応する。増幅器５２０における増幅後の電圧Ｖ_２は、オン抵抗Ｒ_ＯＮと、電流Ｉ_Ｄと、増幅率Ａとに基づき、以下の式（２）で表される。
Ｖ_２＝Ａ×Ｖ_１＝Ａ×Ｒ_ＯＮ×Ｉ_Ｄ （２）

アイソレーションアンプ１００は、入力された電圧Ｖ_２を示すアナログ信号を高圧側（１次側）から低圧側（２次側）へ伝送し、伝送されたアナログ信号が示す電圧Ｖ_３を、低圧側における制御回路５４０に出力する。アイソレーションアンプ１００における出力端子ＯＵＴＰ（図１参照）から出力するアナログ信号と、出力端子ＯＵＴＮ（図１参照）から出力されるアナログ信号との電圧差が、電圧Ｖ_３に対応する。アイソレーションアンプ１００の増幅率を１（０ｄＢ）とすると、電圧Ｖ_３は以下の式（３）で表される。
Ｖ_３＝Ｖ_２＝Ａ×Ｒ_ＯＮ×Ｉ_Ｄ （３）

低圧側（２次側）において、制御回路５４０は、アイソレーションアンプ１００から入力される信号が示す電圧Ｖ_３に基づき、スイッチング素子Ｍ_１１、Ｍ_１２のオンオフのタイミングを決定し、決定したタイミングを指示するタイミング信号を生成する。より詳細には、制御回路５４０は、式（３）に基づき、増幅器５２０の増幅率Ａとスイッチング素子Ｍ_１２のオン抵抗Ｒ_ＯＮと電圧Ｖ_３とから電流Ｉ_Ｄの値を計算し、計算した電流Ｉ_Ｄの値に応じて、スイッチング素子Ｍ_１１、Ｍ_１２のオンオフのタイミングを決定する。すなわち、スイッチング素子Ｍ_１１、Ｍ_１２のゲート制御を行う。
制御回路５４０は、スイッチング素子Ｍ_１１、Ｍ_１２のオンオフのタイミングを示すタイミング信号を、アイソレータ５５０を介して、駆動回路５１０に送信する。アイソレータ５５０は、１次側と２次側間を絶縁する絶縁部である。アイソレータ５５０の構成として、キャパシタ又はトランスを用いることができる（図４参照）。アイソレータ５５０はフォトカプラやデジタルアイソレータを用いても良い。駆動回路５１０は、低圧側の制御回路５４０からアイソレータ５５０を介して受信するタイミング信号に基づき、ゲート信号を生成して、スイッチング素子Ｍ_１１、Ｍ_１２に供給する。

以上、本実施形態によれば、高圧側において端子Ｔ_Ｄより流入する電流Ｉ_Ｄを検出し、検出した電流Ｉ_Ｄに応じた電圧を示す信号を、低圧側の制御回路に高いＳＮ比でフィードバックすることができる。よって、制御回路は、スイッチング素子Ｍ_１１、Ｍ_１２のフィードバック制御の精度を高めることができる。これにより、スイッチング素子Ｍ_１１、Ｍ_１２のスイッチングによる損失を低減し、電力変換器全体の変換効率を向上させることができる。

本実施形態では、絶縁を介した計測及び絶縁を介した信号伝送を行う例を応用例として示したが、本発明の用途は本例に限定されず、アナログ信号処理一般に適用できる。例えば、ＤＣオフセットをキャンセルする用途などにおいて、図１５と同様の回路を用いることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

なお、本実施形態は以下のような構成を取ることもできる。
［項目１］
第１クロック信号を生成するクロック生成回路と、
前記第１クロック信号に基づき、入力信号を前記第１クロック信号に応じた周波数を有する第１信号に変換する第１変換回路と、
前記第１信号を電磁界結合によって伝送する第１電磁界結合部と、
前記第１クロック信号を電磁界結合によって伝送する第２電磁界結合部と、
前記第２電磁界結合部により伝送された前記第１クロック信号に基づき、前記第１電磁界結合部により伝送された前記第１信号を、前記入力信号に応じた周波数を有する第２信号に変換する第２変換回路と、
を備えた電子回路。
［項目２］
前記第２電磁界結合部により伝送された前記第１クロック信号の位相を調整して第２クロック信号を生成する位相調整回路を備え、
前記第２変換回路は、前記第２クロック信号に基づき、前記第１信号の周波数を変換する
項目１に記載の電子回路。
［項目３］
前記第２電磁界結合部により伝送された前記第１クロック信号の波形を整形する波形整形回路を備え、
前記位相調整回路は、前記波形を整形された前記第１クロック信号に基づき、前記第１クロック信号の位相を調整し、
前記位相調整回路における前記第１クロック信号の位相の調整量は、前記波形整形回路において生じる前記第１クロック信号の位相の遅延量に基づく
項目２に記載の電子回路。
［項目４］
前記波形整形回路は、前記第１クロック信号を増幅することにより、前記第１クロック信号の波形を整形する
項目３に記載の電子回路。
［項目５］
前記波形整形回路は、前記第１クロック信号をクリッピングすることにより、前記第１クロック信号の波形を整形する
項目３に記載の電子回路。
［項目６］
前記第２電磁界結合部により伝送された前記第１クロック信号を、前記第２クロック信号に基づき、前記第１クロック信号の振幅に応じた第１直流電圧信号に変換する第３変換回路と、
前記第１直流電圧信号の電圧に基づき、前記位相調整回路に調整させる位相調整量を決定する制御回路と、を備え、
前記位相調整回路は、前記制御回路により決定された前記位相調整量で前記第１クロック信号の位相を調整する
項目２～５のいずれか一項に記載の電子回路。
［項目７］
前記制御回路は、複数の位相調整量の候補で前記位相調整回路に位相調整を行わせることにより、前記候補ごとに、前記第１直流電圧信号の電圧を取得し、前記候補ごとに取得した前記電圧に基づき、前記複数の位相調整量の候補から前記位相調整回路に調整させる位相調整量を決定する
項目６に記載の電子回路。
［項目８］
前記制御回路は、最大の電圧が得られた前記候補の位相調整量を前記位相調整回路に調整させる位相調整量として決定する
項目７に記載の電子回路。
［項目９］
前記クロック生成回路により生成される前記第１クロック信号に基づき、第１参照電圧を有する第１参照電圧信号を、前記第１クロック信号に応じた周波数を有するパルス状の第３信号に変換する第４変換回路をさらに備え、
前記第２電磁界結合部は、前記電磁界結合を介して前記第３信号を伝送し、
前記第２クロック信号に基づき前記第２電磁界結合部により伝送された前記第３信号を、前記第３信号の振幅に応じて第２直流電圧信号に変換する第５変換回路と、
前記第２直流電圧信号の電圧に基づき、前記位相調整回路に調整させる位相調整量を決定する制御回路と、をさらに備え、
前記位相調整回路は、前記制御回路により決定された前記位相調整量で前記第１クロック信号の位相を調整する
請求項２～８のいずれか一項に記載の電子回路。
［項目１０］
前記第２変換回路は、前記第１電磁界結合部により伝送された前記第１信号を前記第２クロックに基づき前記入力信号に応じた周波数を有する第５信号に変換する周波数変換器と、前記第５信号を増幅する第１増幅器とを含み、前記第２信号は、前記第１増幅器により増幅された前記第５信号に基づく信号であり、
前記第５変換回路は、前記第３信号を前記第２クロック信号に基づき非パルス状の第４信号に変換する周波数変換器と、前記第４信号を増幅する第２増幅器と、増幅された前記第４信号から高周波成分を低減させて前記第２直流電圧信号を得るローパスフィルタと、を含み、
前記第２直流電圧信号の電圧と、第２参照電圧との比較に基づき前記第１増幅器及び前記第２増幅器の利得を制御する制御回路をさらに備えた
請求項９に記載の電子回路。
［項目１１］
前記第２変換回路は、前記第１増幅器により増幅された前記第５信号から高周波成分を低減させて前記第２直流電圧信号を取得するローパスフィルタをさらに含む
項目１０に記載の電子回路。
［項目１２］
前記クロック生成回路により生成される前記第１クロック信号に基づき、第１参照電圧を有する第１参照電圧信号を、前記第１クロック信号に応じた周波数を有するパルス状の第３信号に変換する第４変換回路と、
前記第２電磁界結合部は、前記電磁界結合を介して前記第３信号を伝送し、
前記第２クロック信号に基づき、前記第２電磁界結合部により伝送された前記第３信号を、前記第３信号の振幅に応じた第２直流電圧信号に変換する第５変換回路と、
をさらに備え、
前記第２変換回路は、前記第１電磁界結合部により伝送された前記第１信号を前記第２クロック信号に基づき前記入力信号に応じた周波数を有する第５信号に変換する周波数変換器と、前記第５信号を増幅する第１増幅器とを含み、前記第２信号は、前記第１増幅器により増幅された前記第５信号に基づく信号であり、
前記第５変換回路は、前記第３信号を前記第２クロック信号に基づき非パルス状の第４信号に変換する周波数変換器と、前記第４信号を増幅する第２増幅器と、増幅された前記第４信号から高周波成分を低減させて前記第２直流電圧信号を得るローパスフィルタと、を含み、
前記第２直流電圧信号の電圧と、第２参照電圧との比較に基づき前記第１増幅器及び前記第２増幅器の利得を制御する制御回路をさらに備えた
請求項２～１１のいずれか一項に記載の電子回路。
［項目１３］
前記第２変換回路は、前記第１増幅器により増幅された前記第５信号から高周波成分を低減させて前記第２直流電圧信号を取得するローパスフィルタを含む
項目１２に記載の電子回路。
［項目１４］
前記第１電磁界結合部により伝送された前記第１信号の位相を調整して第６信号を生成する第２位相調整回路を備え、
前記第２変換回路は、前記第１クロック信号に基づき、前記第６信号の周波数を変換して、前記第２信号を生成する
項目１～１３のいずれか一項に記載の電子回路。
［項目１５］
前記第１電磁界結合部における位相遅延量は、前記第２電磁界結合部における位相遅延量と略同じである
項目３～１４のいずれか一項に記載の電子回路。
［項目１６］
前記第１電磁界結合部は、少なくとも１つのキャパシタを含む
前記第２電磁界結合部は、少なくとも１つのキャパシタを含む
項目１～１５のいずれか一項に記載の電子回路。
［項目１７］
前記第１電磁界結合部は、少なくとも１つのトランスを含む
前記第２電磁界結合部は、少なくとも１つのトランスを含む
項目１～１６のいずれか一項に記載の電子回路。
［項目１８］
負荷装置に供給する電力の電力変換器であって、
一端が前記負荷装置に接続された第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第２スイッチング素子の前記一端の電圧と前記第２スイッチング素子の他端の電圧とを含む入力信号を検出する検出回路と、
第１クロック信号を生成するクロック生成回路と、
前記第１クロック信号に基づき、前記入力信号を前記第１クロック信号に応じた周波数を有する第１信号に変換する第１変換回路と、
前記第１信号を電磁界結合によって伝送する第１電磁界結合部と、
前記第１クロック信号を電磁界結合によって伝送する第２電磁界結合部と、
前記第２電磁界結合部により伝送された前記第１クロック信号に基づき、前記第１電磁界結合部により伝送された前記第１信号を前記入力信号に応じた周波数を有する第２信号に変換する第２変換回路と、
を備えた電力変換器。
［項目１９］
前記第２信号に基づき前記第１スイッチング素子及び前記第２スイッチング素子のオン及びオフのタイミングを制御する制御回路
をさらに備えた項目１８に記載の電力変換器。
［項目２０］
前記制御回路は、前記第１スイッチング素子及び前記第２スイッチング素子のオン及びオフのタイミングを示すタイミング信号を生成し、
前記タイミング信号に基づき、前記第１スイッチング素子及び前記第２スイッチング素子を駆動する駆動信号を、前記第１スイッチング素子及び前記第２スイッチング素子の制御端子に供給する駆動回路をさらに備えた、
項目１９に記載の電力変換器。

１、２ 電磁界結合部
１０ 変調部
１１ 周波数変換器
２０ クロック生成回路
３０ 波形整形回路
４０ 位相調整回路
５０、５０＿１、５０＿２ 復調部
５１、５１＿１、５１＿２ 周波数変換器
５２、５２＿１、５２＿２ 増幅器
５３、５３＿１、５３＿２ ローパスフィルタ
６０ 比較回路
６１、６２ サンプルホールド回路
６３ 比較器
６４ ラッチ回路
７０ 制御回路
９０ 絶縁障壁
１００、２００、３００、４００ アイソレーションアンプ
２４０ 位相調整回路
４１０ 変調部
４２０、４３０ 参照電圧生成回路
４４０ 比較回路
５００ 電力変換器
５１０ 駆動回路
５２０ 増幅器
５４０ 制御回路
５５０ アイソレータ
６００ 負荷装置
Ａ１、Ａ２ 端子
Ｂ１、Ｂ２ 端子
Ｃ１１～Ｃ２２ キャパシタ
ＣＬＫＡ、ＣＬＫＢ クロック信号（第１クロック信号）
ＣＬＫＡ１、ＣＬＫＢ１ クロック信号（第２クロック信号）
ＤＡ、ＤＢ 信号
ＤＡ１、ＤＢ１ 信号（第４信号）
ＧＮＤ＿Ｔ１、ＧＮＤ＿Ｔ２ 端子
ＧＮＤ１、ＧＮＤ２ 基準電位
Ｉ_Ｄ 電流
ＩＮＡ、ＩＮＢ 端子
ＩＮＮ、ＩＮＰ 入力端子
Ｌ１１～Ｌ１４ コイル
ＬＡＴＣＨ 信号
Ｍ_１～Ｍ_４ ＮＭＯＳトランジスタ
Ｍ_１１、Ｍ_１２ スイッチング素子
Ｍ_ｎ１～Ｍ_ｎ４ ＮＭＯＳトランジスタ
Ｍ_ｐ１～Ｍ_ｐ４ ＰＭＯＳトランジスタ
ＯＵＴＡ、ＯＵＴＢ 端子
ＯＵＴＮ、ＯＵＴＰ 出力端子
ＳＭＰＬ１、ＳＭＰＬ２ サンプリング指令信号
Ｔ１１、Ｔ１２ トランス
ＴＡ、ＴＢ－１、ＴＢ－２ タイミングチャート
Ｔ_Ｄ 端子
Ｖ_１、Ｖ_２、Ｖ_３ 電圧
Ｖ_Ａ１、Ｖ_Ｂ１ 高周波参照電圧信号（第３信号）
Ｖ_ＣＭＰ、Ｖ_ＣＭＰ１ 比較結果信号
ＶＤＤ＿Ｔ１、ＶＤＤ＿Ｔ２ 端子
ＶＤＤ１、ＶＤＤ２ 電源
Ｖ_Ｐ１、Ｖ_Ｎ１ 入力信号
Ｖ_Ｐ２、Ｖ_Ｎ２ 高周波信号（第１信号）
Ｖ_Ｐ３、Ｖ_Ｎ３ アナログ信号（第３信号）
Ｖ_Ｐ４、Ｖ_Ｎ４ 出力信号（第２信号）
Ｖ_Ｐ５、Ｖ_Ｎ５ 高周波信号
Ｖ_Ｐ６、Ｖ_Ｎ６ ＤＣ電圧信号（第１直流電圧信号）
Ｖ_Ｐ７、Ｖ_Ｎ７ ＤＣ電圧信号（第２直流電圧信号）
Ｖ_{ＲＥＦ１Ａ}、Ｖ_{ＲＥＦ１Ｂ} 参照電圧信号（第１参照電圧、第１参照電圧信号）
Ｖ_{ＲＥＦ２Ａ}、Ｖ_{ＲＥＦ２Ｂ} 参照電圧信号（第２参照電圧、第２参照電圧信号）

Claims (20)

1. 第１クロック信号を生成するクロック生成回路と、
   前記第１クロック信号を用いて、入力信号を前記第１クロック信号に応じた周波数を有する第１信号に変調する第１変換回路と、
   前記第１信号を電磁界結合によって伝送する第１電磁界結合部と、
   前記第１クロック信号を電磁界結合によって伝送する第２電磁界結合部と、
   前記第２電磁界結合部により伝送された前記第１クロック信号を用いて、前記第１電磁界結合部により伝送された前記第１信号を、前記入力信号に応じた周波数を有する第２信号に復調する第２変換回路と、
   を備えた電子回路。
2. 前記第２電磁界結合部により伝送された前記第１クロック信号の位相を調整して第２クロック信号を生成する位相調整回路を備え、
   前記第２変換回路は、前記第２クロック信号を用いて、前記第１信号を復調する
   請求項１に記載の電子回路。
3. 前記第２電磁界結合部により伝送された前記第１クロック信号の波形を整形する波形整形回路を備え、
   前記位相調整回路は、前記波形を整形された前記第１クロック信号に基づき、前記第１クロック信号の位相を調整し、
   前記位相調整回路における前記第１クロック信号の位相の調整量は、前記波形整形回路において生じる前記第１クロック信号の位相の遅延量に基づく
   請求項２に記載の電子回路。
4. 前記波形整形回路は、前記第１クロック信号を増幅することにより、前記第１クロック信号の波形を整形する
   請求項３に記載の電子回路。
5. 前記波形整形回路は、前記第１クロック信号をクリッピングすることにより、前記第１クロック信号の波形を整形する
   請求項３に記載の電子回路。
6. 前記第２電磁界結合部により伝送された前記第１クロック信号を、前記第２クロック信号を用いて復調し、前記第１クロック信号の振幅に応じた第１直流電圧信号に変換する第３変換回路と、
   前記第１直流電圧信号の電圧に基づき、前記位相調整回路に調整させる位相調整量を決定する制御回路と、を備え、
   前記位相調整回路は、前記制御回路により決定された前記位相調整量で前記第１クロック信号の位相を調整する
   請求項２に記載の電子回路。
7. 前記制御回路は、複数の位相調整量の候補で前記位相調整回路に位相調整を行わせることにより、前記候補ごとに、前記第１直流電圧信号の電圧を取得し、前記候補ごとに取得した前記電圧に基づき、前記複数の位相調整量の候補から前記位相調整回路に調整させる位相調整量を決定する
   請求項６に記載の電子回路。
8. 前記制御回路は、最大の電圧が得られた前記候補の位相調整量を前記位相調整回路に調整させる位相調整量として決定する
   請求項７に記載の電子回路。
9. 前記クロック生成回路により生成される前記第１クロック信号に基づき、第１参照電圧を有する第１参照電圧信号を、前記第１クロック信号に応じた周波数を有するパルス状の第３信号に変調する第４変換回路をさらに備え、
   前記第２電磁界結合部は、前記電磁界結合を介して前記第３信号を伝送し、
   前記第２クロック信号を用いて、前記第２電磁界結合部により伝送された前記第３信号を復調し、前記第３信号の振幅に応じて第２直流電圧信号に変換する第５変換回路と、
   前記第２直流電圧信号の電圧に基づき、前記位相調整回路に調整させる位相調整量を決定する制御回路と、をさらに備え、
   前記位相調整回路は、前記制御回路により決定された前記位相調整量で前記第１クロック信号の位相を調整する
   請求項２に記載の電子回路。
10. 前記第２変換回路は、前記第１電磁界結合部により伝送された前記第１信号を前記第２クロック信号を用いて、前記入力信号に応じた周波数を有する第５信号に復調する周波数変換器と、前記第５信号を増幅する第１増幅器とを含み、前記第２信号は、前記第１増幅器により増幅された前記第５信号に基づく信号であり、
    前記第５変換回路は、前記第３信号を前記第２クロック信号を用いて非パルス状の第４信号に復調する周波数変換器と、前記第４信号を増幅する第２増幅器と、増幅された前記第４信号から高周波成分を低減させて前記第２直流電圧信号を得るローパスフィルタと、を含み、
    前記第２直流電圧信号の電圧と、第２参照電圧との比較に基づき前記第１増幅器及び前記第２増幅器の利得を制御する制御回路をさらに備えた
    請求項９に記載の電子回路。
11. 前記第２変換回路は、前記第１増幅器により増幅された前記第５信号から高周波成分を低減させて前記第２信号を取得するローパスフィルタをさらに含む
    請求項１０に記載の電子回路。
12. 前記クロック生成回路により生成される前記第１クロック信号に基づき、第１参照電圧を有する第１参照電圧信号を、前記第１クロック信号に応じた周波数を有するパルス状の第３信号に変調する第４変換回路と、
    前記第２電磁界結合部は、前記電磁界結合を介して前記第３信号を伝送し、
    前記第２クロック信号を用いて、前記第２電磁界結合部により伝送された前記第３信号を復調し、前記第３信号の振幅に応じた第２直流電圧信号に変換する第５変換回路と、
    をさらに備え、
    前記第２変換回路は、前記第１電磁界結合部により伝送された前記第１信号を前記第２クロック信号を用いて前記入力信号に応じた周波数を有する第５信号に復調する周波数変換器と、前記第５信号を増幅する第１増幅器とを含み、前記第２信号は、前記第１増幅器により増幅された前記第５信号に基づく信号であり、
    前記第５変換回路は、前記第３信号を前記第２クロック信号を用いて非パルス状の第４信号に復調する周波数変換器と、前記第４信号を増幅する第２増幅器と、増幅された前記第４信号から高周波成分を低減させて前記第２直流電圧信号を得るローパスフィルタと、を含み、
    前記第２直流電圧信号の電圧と、第２参照電圧との比較に基づき前記第１増幅器及び前記第２増幅器の利得を制御する制御回路をさらに備えた
    請求項２に記載の電子回路。
13. 前記第２変換回路は、前記第１増幅器により増幅された前記第５信号から高周波成分を低減させて前記第２信号を取得するローパスフィルタを含む
    請求項１２に記載の電子回路。
14. 前記第１電磁界結合部により伝送された前記第１信号の位相を調整して第６信号を生成する第２位相調整回路を備え、
    前記第２変換回路は、前記第１クロック信号を用いて、前記第６信号を復調して、前記第２信号を生成する
    請求項１に記載の電子回路。
15. 前記第１電磁界結合部における位相遅延量は、前記第２電磁界結合部における位相遅延量と略同じである
    請求項３に記載の電子回路。
16. 前記第１電磁界結合部は、少なくとも１つのキャパシタを含む
    前記第２電磁界結合部は、少なくとも１つのキャパシタを含む
    請求項１に記載の電子回路。
17. 前記第１電磁界結合部は、少なくとも１つのトランスを含む
    前記第２電磁界結合部は、少なくとも１つのトランスを含む
    請求項１に記載の電子回路。
18. 負荷装置に供給する電力の電力変換器であって、
    一端が前記負荷装置に接続された第１スイッチング素子と、
    前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
    前記第２スイッチング素子の前記一端の電圧と前記第２スイッチング素子の他端の電圧とを含む入力信号を検出する検出回路と、
    第１クロック信号を生成するクロック生成回路と、
    前記第１クロック信号に基づき、前記入力信号を前記第１クロック信号に応じた周波数を有する第１信号に変換する第１変換回路と、
    前記第１信号を電磁界結合によって伝送する第１電磁界結合部と、
    前記第１クロック信号を電磁界結合によって伝送する第２電磁界結合部と、
    前記第２電磁界結合部により伝送された前記第１クロック信号に基づき、前記第１電磁界結合部により伝送された前記第１信号を前記入力信号に応じた周波数を有する第２信号に変換する第２変換回路と、
    を備えた電力変換器。
19. 前記第２信号に基づき前記第１スイッチング素子及び前記第２スイッチング素子のオン及びオフのタイミングを制御する制御回路
    をさらに備えた請求項１８に記載の電力変換器。
20. 前記制御回路は、前記第１スイッチング素子及び前記第２スイッチング素子のオン及びオフのタイミングを示すタイミング信号を生成し、
    前記タイミング信号に基づき、前記第１スイッチング素子及び前記第２スイッチング素子を駆動する駆動信号を、前記第１スイッチング素子及び前記第２スイッチング素子の制御端子に供給する駆動回路をさらに備えた、
    請求項１９に記載の電力変換器。