JP7457609B2 - 電子回路 - Google Patents

Description

本発明の実施形態は、電子回路に関する。

電子回路では、安全性の向上、破損防止、雑音低減などといった様々な目的により、電気的絶縁が要求されることがある。その場合、電気的に絶縁された二つの部分回路間で、電気的絶縁を維持しつつ、信号を伝送する必要が生じる。アナログ信号を伝送する場合では、例えば、アナログ信号を高周波信号に一度アップコンバートし、伝送デバイスを介して伝達し、受信側でダウンコンバートして元の信号を復元する手法がある。しかし、集積回路では、アップコンバートおよびダウンコンバート時における利得、絶縁を提供する絶縁デバイス部の通過利得などを、高精度で一定に保つことが困難である。そのため、製造ばらつき、温度変化、電圧変化などの要因により、利得が変動する。アナログ量の正確な把握を要求される場合、利得の絶対値を高精度で保証する必要があり、これらの利得の変動が許容できないという問題がある。

米国特許第８３７８６６３号明細書

本発明の一実施形態である電子回路は、アナログ信号を高周波に変換して絶縁された回路間を伝送させる際に、利得の調整を可能にする。

本発明の一実施形態の電子回路は、第１部分回路と、第１部分回路と電気的に絶縁された第２部分回路と、第１部分回路と第２部分回路の間で信号を伝送する伝送部と、を備える。第１部分回路は、入力信号が入力され、第１基準信号を生成し、入力信号および第１基準信号を周波数変換する。伝送部は、周波数変換された入力信号および第１基準信号を第２部分回路に伝送する。第２部分回路は、伝送された入力信号および第１基準信号を周波数変換して復元し、第２基準信号を生成し、復元された第１基準信号と第２基準信号とに基づいて復元された入力信号に対して調整される利得を算出して復元された入力信号の利得を調整し、利得が調整された入力信号を出力する。

本発明の一実施形態である電子回路のブロック図。 電子回路の構成例を示す図。 第１基準信号生成部および第２基準信号生成部の内部構成の例を示す図。 電源の供給経路の第１例を示す図。 電源の供給経路の第２例を示す図。 比較部の内部構成の例を示す図。 信号経路が差動である場合の構成例を示す図。 信号経路が差動である場合の各ミキサの構成例を示す図。 利得算出部の構成の別例を示す図。 第２周波数変換部が第７および第８可変利得器をさらに備える構成例を示す図。 伝送部が備える絶縁素子の数を減らした構成例を示す図。 第２部分回路の可変利得器の数を減らした構成例を示す図。 第２部分回路のミキサの数を減らした構成例を示す図。 第１部分回路のミキサの数を減らした構成例を示す図。 第１基準信号生成部の電力消費を抑える例を示す図。 第１基準信号生成部がサイズの異なるダイオードまたはバイポーラトランジスタを含む場合の構成例を示す図。 サイズの異なるダイオードによって構成された第１基準信号生成部の構成例を示す図。 電子回路を用いた電子機器の一例を示す図。

以下、図面を参照しながら、本発明の実施形態について説明する。

（本発明の一実施形態）
図１は、本発明の一実施形態である電子回路のブロック図である。本実施形態では、第１部分回路１と、第２部分回路２と、伝送部３と、を備えた電子回路４として示されている。第１部分回路１は、入力端子１１と、第１基準信号生成部１２と、第１周波数変換部１３と、を備える。第２部分回路２は、クロック信号生成部２１と、第２周波数変換部２２と、第２基準信号生成部２３と、利得算出部２４と、利得調整部２５と、出力端子２６と、を備える。

なお、後述するが、利得調整部２５によって実行される処理は、クロック信号生成部２１によって実行される処理によって不要となり得る。その場合、利得調整部２５は省略されてもよく、その場合、クロック信号生成部２１が、利得調整部２５を兼ねているともいえる。

電子回路４は、設計上の理由から、第１部分回路１と第２部分回路２とが、電気的に絶縁されているとする。絶縁方法は特に限られるものではなく、第１部分回路１と第２部分回路２との間に隙間が設けられ、第１部分回路１と第２部分回路２とが物理的に分けられていてもよい。なお、当該隙間は空洞であっても絶縁体で埋められていてもよい。あるいは、樹脂等の絶縁体によって電子回路４が論理的に第１部分回路１と第２部分回路２とに分けられていてもよい。つまり、電子回路４の内部に絶縁障壁が設けられ、絶縁障壁によって分けられた領域の入力端子１１が存在する方を第１部分回路１と称し、他方を第２部分回路２と称する。本実施形態では、絶縁障壁は、伝送部３にの一部に含まれる。

しかし、電子回路４は、第１部分回路１の入力端子１１に交流電流、言い換えればアナログ信号、が入力されると、当該絶縁を維持しつつも伝送部３を介して当該アナログ信号を伝送して、第２部分回路２の出力端子２６から出力する。

また、電子回路４は、入力端子１１から出力端子２６へのアナログ信号の信号利得の精度を保証する。例えば、電子回路４で実現され得るアイソレーションアンプは、信号の絶対値が重要な用途において使用され、アイソレーションアンプの入力信号および出力信号の絶対値の精度を保証する必要がある。ゆえに、電子回路４は、入力端子１１に入力され、出力端子２６から出力されるアナログ信号の信号利得と、あらかじめ設定された既定の信号利得との差異を、許容範囲内に収める。そのため、第１部分回路１と、第２部分回路２とは、図１に示したような構成要素を備える。

例えば、電子回路４が集積回路を用いて実現され、第１部分回路１と伝送部３が一つのチップに集積され、第２部分回路２が一つのチップに集積され、両チップがボンディングワイヤ等によりで接続されてもよい。あるいは、第１部分回路１が一つのチップに集積され、第２部分回路２と伝送部３が一つのチップに集積され、両チップがボンディングワイヤ等によって接続されてもよい。あるいは、第１部分回路１、第２部分回路２、および伝送部３が、それぞれ個別のチップに集積され、各チップがボンディングワイヤ等で接続されてもよい。

なお、第１部分回路１および第２部分回路２の構成要素は、必ずしも同一のチップに集積される必要はなく、複数のチップにまたがって配置されてもよい。また、第１部分回路１および第２部分回路２の構成要素の一部または全てが、集積回路以外の回路素子で実現されたりしてもよい。また、伝送部３はチップに集積されていなくともよく、所望の絶縁耐圧特性を有し、電磁界結合によって信号を伝送可能なキャパシタまたはトランスによって実現されてもよい。例えば、フレキシブル基板、プリント回路基板（ＰＣＢ）などにおけるキャパシタまたはトランスを利用してもよい。

なお、図１に示した電子回路４の各構成要素は、様々な内部構成を取り得る。取り得る構成は、図２以降で例示する。ただし、電子回路４の内部構成が、図２以降の構成例に限られるわけではない。また、図２以降で例示した内部構成を組み合わせてもよい。つまり、図２以降で例示した内部構成を組み合わせた例もあり得る。

図１に示した各構成要素によって実施される処理について簡潔に説明する。各処理の具体例は、図２以降の例示において説明する。

入力端子１１は、アナログ信号の入力を受け付ける。本説明では、入力端子１１に入力された信号を入力信号と記載する。なお、入力信号は、各構成要素の処理によって、周波数、利得などが変動されて、最終的に出力端子２６から出力信号として出力される。ゆえに、出力信号は、各構成要素によって処理された入力信号である。

第１基準信号生成部１２は、アナログの第１基準信号を生成する。第１基準信号は、入力信号の利得を調整するために用いられる。

第１周波数変換部１３は、アナログの入力信号および第１基準信号を周波数変換する。つまり、アナログの入力信号と、アナログの第１基準信号と、は、高周波信号に変換される。当該変換によって、伝送部３による伝送が可能になる。なお、高周波信号は、数１００ｋＨｚ以上であることが想定されるが、伝送部３による伝送が可能な周波数であればよい。

また、第１周波数変換部１３による周波数変換は、クロック信号生成部２１によって生成されたクロック信号に基づいて行われる。

伝送部３は、周波数変換された入力信号および第１基準信号を、第２部分回路２に伝送する。電気的な絶縁を維持するため、伝送部３は、前述のように、キャパシタ、トランスなどといった高周波信号を伝送可能な素子を用いることが想定される。絶縁性能を高めるために、複数の素子を直列に接続する構成としてもよい。

第２周波数変換部２２は、伝送された入力信号および第１基準信号を周波数変換して復元する。つまり、第２周波数変換部２２によって、入力信号および第１基準信号の周波数が、第１周波数変換部１３による変換前のアナログ信号に戻る。しかし、復元後の入力信号および第１基準信号の利得は、第１周波数変換部１３による周波数変換、伝送部３による伝送、第２周波数変換部２２による周波数変換の少なくとも１つによって、変換前の利得とは異なる場合がある。そのため、利得の調整が必要となる。

第２基準信号生成部２３は、アナログの第２基準信号を生成する。利得算出部２４は、復元された第１基準信号と、アナログの第２基準信号と、に基づき、復元された入力信号に対して調整される利得を算出する。利得調整部２５は、算出された利得に基づき、復元された入力信号の利得を調整する。こうして、調整された入力信号の利得と、あらかじめ設定された既定の信号利得と、の差異が許容範囲内に収まる。第２基準信号は周波数変換や伝送が行われず、利得の変化が生じないためである。利得が調整された入力信号は、出力端子２６を介して、出力される。

なお、前述の通り、クロック周波数は、利得に影響するため、クロック周波数を変更することで利得を変化させることが可能である。すなわち、クロック周波数を調整することにより、入力信号の利得を所望の値に調整することが可能である。したがって、利得算出部２４によって算出された利得は、利得調整部２５に入力されずに、クロック信号生成部２１に入力され、クロック信号生成部２１が、当該利得に基づき、クロック周波数を調整してもよい。あるいは、利得算出部２４によって算出された利得が、クロック信号生成部２１と利得調整部２５との両方に入力され、クロック周波数の調整と、復元された入力信号の利得の調整と、の両方が実行されてもよい。例えば、利得の乖離が所定閾値以下となるまでは利得調整部２５が利得を調整し、利得の乖離が所定閾値以下になった以降はクロック信号生成部２１が利得を調整するといったように、制御の段階に応じて両者を使い分けてもよい。

以上のように、本実施形態の電子回路では、アナログ信号を高周波に変換して絶縁された回路間を伝送させた後に、利得を高精度に校正する。これにより、高精度に利得を保証することができる。

（第１の内部構成例）
電子回路４の各構成要素が取り得る内部構成について例示する。図２は、電子回路４の構成例を示す図である。図２の例では、第１周波数変換部１３は、第１ミキサ１３１と、第３ミキサ１３２と、を備えている。伝送部３は、第１絶縁素子３１と、第２絶縁素子３２と、第３絶縁素子３３と、第４絶縁素子３４と、を備えている。第２周波数変換部２２は、第２ミキサ２２１と、第４ミキサ２２２と、を備えている。利得算出部２４は、第１可変利得器２４１と、比較部２４２と、利得調整器２４３と、を備えている。利得調整部２５は、第２可変利得器２５１によって実現されている。

また、本例では、クロック信号生成部２１は、第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２と、第３クロック信号ＣＬＫ３と、第４クロック信号ＣＬＫ４と、を生成している。第１クロック信号ＣＬＫ１は、第１絶縁素子３１を介して第１部分回路１に伝送され、第１ミキサ１３１に入力されている。第２クロック信号ＣＬＫ２は、第２ミキサ２２１に入力されている。第３クロック信号ＣＬＫ３は、第３絶縁素子３３を介して第１部分回路１に伝送され、第３ミキサ１３２に入力されている。第４クロック信号ＣＬＫ４は、第４ミキサ２２２に入力されている。以降、クロック信号は、単に、符号のみでも記載する。

また、図２には、記号ＡからＫで示された地点における信号の波形が示されている。入力端子１１に、図２の地点Ａにおける波形の入力信号が入力されたとする。第１ミキサ１３１は、入力信号の周波数を変換して高周波信号とする。高周波信号に変換された入力信号は、例えば図２の地点Ｂに示したような波形となる。変換された入力信号の周波数は、第１クロック信号の周波数に対応する。

なお、第１ミキサ１３１は、第１クロック信号を駆動電力として用いてもよい。第１クロック信号は第２部分回路２から伝送されており、第１ミキサ１３１を駆動するための電力供給器を第１部分回路１に置かなくてすむ。第１部分回路１に電力供給器を置く場合でも、電力供給器の負担が減るため、第１部分回路１の電力供給器のサイズを小さくすることができる。

高周波信号に変換された入力信号は、第２絶縁素子３２によって伝達され、第２ミキサ２２１に入力される。伝送された入力信号の波形は、例えば図２の地点Ｃにおける波形である。第１ミキサ１３１によって高周波信号に変換された入力信号は、第２ミキサ２２１によって高周波信号になる前の入力信号に復元される。復元された入力信号の波形は、例えば図２の地点Ｄにおける波形である。

なお、第２ミキサ２２１は、実際には、高周波信号に変換された入力信号の周波数を、第２クロック信号ＣＬＫ２に対応する周波数に変換する。元の周波数に変換するため、第２ミキサ２２１による変換後の入力信号の周波数が入力端子１１に入力された時点の周波数と一致するように、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２の周波数は予め定めておく。

第２ミキサ２２１によって復元された入力信号は、第２可変利得器２５１に入力され、第２可変利得器２５１によって利得が調整される。そして、利得が調整された入力信号が、出力端子２６から出力信号として出力される。この出力信号の波形は、例えば図２の地点Ｅにおける波形である。

電子回路においてその特性に影響を与える代表的な変動要因は、製造ばらつき、電源電圧変動、温度変動などである。図２の構成例では、例えば、各ミキサの変換利得、各絶縁素子の伝達利得、各可変利得器の利得、クロック信号の周波数などが、出力信号の利得に影響を与え得るが、これらも、製造ばらつき、電源電圧変動、温度変動などの影響を受ける。例えば、各ミキサの変換利得も、入力されるクロック信号の振幅、電源電圧などに影響される。各可変利得器の信号伝達特性も、電源電圧、温度などによって変動し得る。各絶縁素子の伝達特性も、クロック信号の周波数、温度、電源電圧などに依存する。さらに、上記のいずれの箇所においても、製造ばらつきによって、信号伝達特性にばらつきが発生する。このように、入力信号は、出力信号として出力されるまでに様々な影響を受けるため、利得が調整された上で出力される。

利得の調整について以下に説明する。第１基準信号生成部１２は、第１基準電圧のアナログ信号を生成し、第２基準信号生成部２３は第２基準電圧のアナログ信号を生成する。第１基準信号生成部１２により生成されたアナログ信号を第１基準信号と記載し、第２基準信号生成部２３により生成されたアナログ信号を第２基準信号と記載する。第１基準電圧と第２基準電圧は、第１基準電圧と第２基準電圧の比の精度が入力信号の利得と既定の信号利得の差異に対する要求精度と同等以上になるように、予め定めておく。例えば、集積回路においては、ダイオード素子の順方向電圧Ｖ_ｆ、バイポーラトランジスタベースエミッタ間の電圧Ｖ_ＢＥなどが、第１基準電圧および第２基準電圧として用いられてもよい。なお、これらの素子は温度に対して依存性を持つ。第１基準電圧と第２基準電圧の比は第１基準信号生成部１２と第２基準信号生成部２３との間の温度差によって変動するが、当該変動によっても当該比が許容範囲内に収まる場合、これらの温度依存性のある素子を用いて第１基準信号生成部１２と第２基準信号生成部２３を構成してもよい。一方、二つの基準信号生成部間における最大温度差が大きい場合、当該最大温度差が予見できないために温度依存性を有する素子では所望の精度を達成できない場合などでは、バンドギャップリファレンスなどといった温度依存性の小さい素子を用いて第１基準信号生成部１２と第２基準信号生成部２３を構成するほうが好ましい。また、第１基準電圧と第２基準電圧の差が製造ばらつきによって許容できないほど大きくなる場合には、トリミングなどによって製造ばらつきを補正してもよい。

第１基準信号は、例えば、図２の地点Ｆに示す直流波形でよい。第１基準信号は第３ミキサ１３２に入力され、第３ミキサ１３２は、第１基準信号の周波数を、第３絶縁素子３３を介して伝送された第３クロック信号ＣＬＫ３に応じた周波数に変換して、第１基準信号を高周波信号とする。例えば、図２の地点Ｇにおける波形となる。

また、第１ミキサ１３１同様、第３ミキサ１３２は、第３クロック信号を駆動電力として用いてもよい。第３クロック信号は第２部分回路２から伝送されており、第１部分回路１に第３ミキサ１３２を駆動するための電力供給器を置かなくてすむ。第１部分回路１に電力供給器を置く場合でも、第１部分回路１の電力供給器の負担が減るため、そのサイズを小さくすることができる。

第３ミキサ１３２により高周波信号に変換された第１基準信号は、第４絶縁素子３４を介して伝達され、第４ミキサ２２２に入力される。伝送された第１基準信号の波形は、例えば図２の地点Ｈにおける波形である。第４ミキサ２２２は、伝達された第１基準信号を第４クロック信号ＣＬＫ４に応じた周波数に変換する。これにより、第１基準信号は、高周波信号から第１基準信号生成部１２による生成時の周波数に復元されたアナログ信号となる。復元された第１基準信号の波形は、例えば図２の地点Ｉにおける波形となる。復元された第１基準信号は、第１可変利得器２４１を経由して比較部２４２に入力される。比較部２４２に入力された第１基準信号の波形は、例えば図２の地点Ｊにおける波形である。

電子回路４は、入力信号が第２可変利得器２５１に入力されるまでに受ける利得の変動と、第１基準信号が第１可変利得器２４１に入力されるまでに受ける利得の変動とが、略同一となるように構成される。例えば、第１ミキサ１３１と第３ミキサ１３２は、同一構成、または、一定のサイズ比のレプリカとなるように構成される。また、第２ミキサ２２１と第４ミキサ２２２の組み合わせ、第１絶縁素子３１と第３絶縁素子３３の組み合わせ、第２絶縁素子３２と第４絶縁素子３４の組み合わせも、それぞれ同様である。また、第１可変利得器２４１と第２可変利得器２５１は同一利得、または一定の利得比となるように設計する。また、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、およびＣＬＫ４は、同一周波数の信号とする。第１可変利得器２４１の利得をＡｖ１とし、第２可変利得器２５１の利得をＡｖ２とし、その比をＡｖ１／Ａｖ２＝Ｋとする。Ｋは設計により決定できる既知の値とする。

入力端子１１から出力端子２６への利得を規定値Ａ０となるよう補正する場合について説明する。この場合、地点Ｆから地点Ｊまでの利得をＢとすると、Ｂ＝Ａ０／Ｋとなるよう調整することで地点Ａから地点Ｅまでの利得はＢ×Ｋ＝Ａ０に制御することができる。比較部２４２には、第４ミキサ２２２からの復元された第１基準信号と、第２基準信号生成部２３からの第２基準信号と、が入力される。第２基準信号の波形は、例えば図２の地点Ｋにおける波形である。比較部２４２は、入力された二つの信号を比較し、その比較結果を出力する。

比較結果は、例えば、次のようにして決定される。第１基準信号生成部１２からの第１基準信号の電圧をＶ_ｒｅｆ１と、第２基準信号生成部２３からの第２基準信号の電圧をＶ_ｒｅｆ２とする。二つの電圧の比が所定値α（＝Ｖ_ｒｅｆ１／Ｖ_ｒｅｆ２）となるように、第１基準信号生成部１２および第２基準信号生成部２３は設計されている。地点Ｆから地点Ｊへの利得をＢとすると、比較部２４２への二つの入力は、Ｂ×Ｖ_ｒｅｆ１と、Ｖ_ｒｅｆ２と、であり、その比はＢ×Ｖ_ｒｅｆ１／Ｖ_ｒｅｆ２＝α×Ｂとなる。αは既知であるため、比較部２４２で二つの入力信号を比較することでＦ地点からＪ地点への利得Ｂを推定することができる。比較部２４２はこの推定値Ｂと既定の利得Ａ０に基づいて決定される目標値Ａ０／Ｋとの大小関係に応じた信号を出力する。なお、当該目標値Ａ０／ＫをＢ０とする（Ａ０／Ｋ＝Ｂ０）。

比較部２４２の出力は利得調整器２４３に入力される。利得調整器２４３は比較部２４２の出力に応じて第１可変利得器２４１および第２可変利得器２５１の利得を決定する。例えば、ＢがＢ０よりも大きい場合には利得が下がるように、小さい場合には利得が上がるように、利得を調整する。利得調整の方法は、山登り法、逐次比較など、任意のアルゴリズムを用いてよい。このようにして、ＢをＢ０に一致するように制御する。第１可変利得器２４１の利得は、利得調整器２４３の出力によって、Ａｖ１／Ａｖ２が常に一定となるように調整される。この構成により、ＢをＢ０と一致させることで、入力端子１１から出力端子２６までの利得Ａを既定の値Ａ０に調整することができる。

このように、図２に示した構成は、製造ばらつき、温度、電源電圧等の変動要因によらずに、入力端子１１から出力端子２６への利得を常に予め定めた規定値と一致するように調整することを可能にする。

なお、図２の構成例において、クロック信号、入力信号、および第１基準信号それぞれの伝達経路において発生する位相差が特性に影響を与える場合には、その影響を補正するため、クロック信号生成部２１は、各クロック信号の位相を変えてもよい。また、図２の例では、各クロック信号はそれぞれ独立した信号としているが、前述の位相差が特性に与える影響が許容できる場合、これらの全てまたは一部のクロック信号を共通とし、共通のクロック信号を分配してもよい。

（第２の内部構成例）
第１基準信号生成部１２および第２基準信号生成部２３の内部構成も、様々の構成を取り得るため、例示する。図３は、第１基準信号生成部１２および第２基準信号生成部２３の内部構成の例を示す図である。前述のように、温度依存性が許容できる場合には、図３（Ａ）から（Ｃ）に示すようなダイオードを用い、ダイオードのＶ_ｆやバイポーラトランジスタのＶ_ＢＥを第１基準信号および第２基準信号として用いてもよい。なお、ダイオードの代わりに、ベースとコレクタを接続したＮＰＮトランジスタなどを用いてもよい。

一方、温度依存性が許容できない場合は、図３（Ｄ）に示すようなバンドギャップリファレンスを用いて、第１基準信号生成部１２および第２基準信号生成部２３の温度依存性を小さくしてもよい。なお、図３（Ｄ）に示す「１：ｎ」は、ダイオードのサイズが異なることを表す。

なお、図３（Ａ）および（Ｂ）のような構成を用いて第１基準信号生成部１２および第２基準信号生成部２３を実現する場合、第１基準信号生成部１２および第２基準信号生成部２３に電源の供給が必要である。

図３（Ａ）および（Ｂ）のような構成を用いて第１基準信号生成部１２および第２基準信号生成部２３を実現した場合に、電源の供給経路を追加した例を図４および図５に示す。図４は、電源の供給経路の第１例を示す図である。図４では、電源ＥＶ１が第１基準信号生成部１２に電力を供給している。また、電源ＥＶ２は、第２基準信号生成部２３だけでなく、第２部分回路２全体に電力を供給している。つまり、電源ＥＶ２によって、第２部分回路２内の構成要素が駆動されてもよい。

図５は、電源の供給経路の第２例を示す図である。図５では、第１部分回路１が整流回路１４をさらに備え、伝送部３が第５絶縁素子３５をさらに備えている。第２基準信号生成部２３は、図４同様、電源ＥＶ２と接続されているが、第１基準信号生成部１２は電源ＥＶ１と接続されていない。その代わりに、クロック信号生成部２１が第５クロック信号ＣＬＫ５を生成し、第５絶縁素子３５を介して、整流回路１４に送信している。整流回路１４は、第５クロック信号ＣＬＫ５を整流して、第１基準信号生成部１２に送信している。この整流された第５クロック信号ＣＬＫ５によって、第１基準信号生成部１２が駆動される。なお、第５クロック信号ＣＬＫ５の代わりに、第１クロック信号ＣＬＫ１または第３クロック信号ＣＬＫ３を分配して整流回路１４に入力してもよい。

なお、図３（Ｃ）のような構成を用いて第１基準信号生成部１２および第２基準信号生成部２３を実現した場合は、図５に示したように、クロック信号を電力として第１基準信号生成部１２および第２基準信号生成部２３に入力すればよい。また、図３（Ｃ）の例の場合、整流回路１４は省略されてもよい。これらの場合、第１部分回路１における電力がクロック信号により供給されるため、第１部分回路１に電源を配置する必要がなくなり、電子回路４の部品点数の削減、小型化、低価格化に寄与する。

（第３の内部構成例）
比較部２４２の内部構成も、様々の構成を取りうるため、例示する。図６は、比較部２４２の内部構成の例を示す図である。図６（Ａ）の例では、比較部２４２が、第３可変利得器２４２１と、コンパレータ２４２２と、を備えている。第３可変利得器２４２１が、第２基準信号生成部２３から、利得がＶ_ｒｅｆ２の第２基準信号を受け取り、所定値α×Ｂ_０を乗算して、利得がα×Ｂ_０×Ｖ_ｒｅｆ２に調整された第２基準信号を出力する。コンパレータ２４２２は、第１可変利得器２４１によって利得がＢ×Ｖ_ｒｅｆ１に調整された第１基準信号を受け取り、α×Ｂ_０×Ｖ_ｒｅｆ２の第２基準信号と比較する。前述の通り、αはＶ_ｒｅｆ１／Ｖ_ｒｅｆ２であるため、これにより、利得ＢがＢ０より大きいか否かが判定される。そして、前述の通り、当該判定に基づく信号が利得調整器２４３に入力されて、利得ＢがＢ０に近づくように、利得調整器２４３が利得Ｂを調整する。

図６（Ｂ）の例では、比較部２４２が、と、第４可変利得器２４２３と、第５可変利得器２４２４と、コンパレータ２４２２と、を備えている。図６（Ａ）では第２基準信号に利得α×Ｂ_０を乗じているが、図６（Ｂ）では、第４可変利得器２４２３が、利得がＢ×Ｖ_ｒｅｆ１の第１基準信号に１／Ｂ_０を乗算し、第２基準信号には第５可変利得器２４２４が利得αだけを乗算している。このようにしても、コンパレータ２４２２の結果は、図６（Ａ）の例と同じになる。

図６（Ｃ）の例では、比較部２４２が、除算器２４２５と、コンパレータ２４２２と、を備えている。図６（Ｃ）では、除算器２４２５が、Ｂ×Ｖ_ｒｅｆ１の第１基準信号と、Ｖ_ｒｅｆ２の第２基準信号と、を受け取り、Ｂ×Ｖ_ｒｅｆ１／Ｖ_ｒｅｆ２の信号を出力し、コンパレータ２４２２は、Ｂ×Ｖ_ｒｅｆ１／Ｖ_ｒｅｆ２の信号と、所定値α×Ｂ_０と、を比較する。このようにしても、コンパレータ２４２２の結果は、図６（Ａ）の例と同じになる。

このように、比較部２４２は、利得ＢがＢ０より大きいか否かが判定できれば構成は限られるものではない。例えば、上記の例以外でも、第２可変利得器２５１の出力にのみ利得を乗じる構成でもよいし、α×Ｂ０が１となるよう設計することにより、第３可変利得器２４２１を省いてもよい。また、コンパレータ２４２２をＡＤ変換器に変更し、ＹＥＳまたはＮＯの１ｂｉｔではなく多ビットの判定結果が出力されてもよい。例えば、判定結果を多ビットにすることにより、利得ＢおよびＢ０の差分を算出することができ、利得調整器２４３が、当該差分が所定の許容誤差以下である場合は、第１可変利得器２４１および第２可変利得器２５１に送信する、利得調整のための信号の変更を終了してもよい。

（第４の内部構成例）
なお、これまでの例では、信号経路は単相であったが、差動であってもよい。図７は、信号経路が差動である場合の構成例を示す図である。入力信号、クロック信号、基準信号の経路が、互いに逆相の信号を通すために二重にされている。入力端子および出力端子も二重に表されている。なお、同様の構成を単相構成に変更したものを用いれば、容易に単相回路の構成も可能である。

図８は、信号経路が差動である場合の各ミキサの構成例を示す図である。各ミキサは、４つのＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、およびＭ４で構成される。以降、単に、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４と記載する。ミキサは、端子ＩＮ＿ＡおよびＩＮ＿Ｂで入力信号を受け取る。ミキサは、クロック信号ＣＬＫ＿ＡおよびＣＬＫ＿Ｂに応じて駆動して入力信号の周波数変換を行い、端子ＯＵＴ＿Ａ、ＯＵＴ＿Ｂから周波数変換された信号を出力する。図８に示すミキサは、ＮＭＯＳトランジスタで構成されるパッシブミキサであり、電源の供給がなくてもクロック信号の入力のみによって動作する。このような構成のミキサを用いれば、第１部分回路１には第１基準信号生成部１２のみを動作させる電源を供給すればよい。

信号経路が差動である場合のミキサの動作を説明する。クロック信号ＣＬＫ＿Ａ１がＨｉｇｈ、クロック信号ＣＬＫ＿Ｂ１がＬｏｗの場合は、トランジスタＭ１およびＭ２がオンし、トランジスタＭ３およびＭ４がオフとなる。この場合、端子ＩＮ＿Ａで受け取った信号は端子ＯＵＴ＿Ａに送られ、端子ＩＮ＿Ｂで受け取った信号は端子ＯＵＴ＿Ｂに送られる。一方、クロック信号ＣＬＫ＿Ａ１がＬｏｗ、クロック信号ＣＬＫ＿Ｂ１がＨｉｇｈの場合は、トランジスタＭ３およびＭ４がオンし、トランジスタＭ１およびＭ２がオフとなる。この場合、端子ＩＮ＿Ａで受け取った信号は端子ＯＵＴ＿Ｂに送られ、端子ＩＮ＿Ｂで受け取った信号は端子ＯＵＴ＿Ａに送られる。クロック信号ＣＬＫ＿Ａ１およびＣＬＫ＿Ｂ１のＨｉｇｈとＬｏｗが切り替わることで、第１ミキサ１３１および第３ミキサ１３２は入力された信号を高周波信号に変換する。また、第２ミキサ２２１および第４ミキサ２２２において高周波信号が入力された場合は同様の動作によりクロック信号ＣＬＫ＿ＡおよびＣＬＫ＿ＢのＨｉｇｈとＬｏｗが切り替わることで、高周波に変換された信号は復元されて元のアナログ信号に変換される。

（第５の内部構成例）
これまでの内部構成例では、利得算出部２４が、コンパレータ２４２２を有する比較部２４２と、利得調整器２４３と、を備える例を示した。しかし、コンパレータ２４２２をアナログの減算回路に置き換え、利得調整器２４３をアナログの増幅器とすることによって負帰還を構成して、利得ＢとＢ０の差が０に近づくようにすることも可能である。図９は、利得算出部２４の構成の別例を示す図である。図９の例では、利得算出部２４は、比較部２４２と、利得調整器２４３と、の代わりに、第６可変利得器２４４と、差動増幅部２４５と、を備えている。図９の例では、アナログ信号による負帰還を利用した調整が行われる。比較部２４２の一部と利得調整信号生成部の機能が一つの差動増幅部２４５により実現されており、負帰還により、差動増幅部２４５の二つの入力信号が一致するように利得が調整される。

（第６の内部構成例）
図１０は、第２周波数変換部２２が第７可変利得器および第８可変利得器をさらに備える構成例を示す図である。第７可変利得器２２３は、第２ミキサ２２１よりも前に、第１ミキサ１３１によって高周波信号に変換された入力信号を受け取り、利得を調整した上で、第２ミキサ２２１に送信する。第８可変利得器２２４は、第４ミキサ２２２よりも前に、第３ミキサ１３２によって高周波信号に変換された入力信号を受け取り、利得を調整した上で、第４ミキサ２２２に送信する。第７可変利得器２２３および第８可変利得器２２４の利得の比は、第１可変利得器２４１および第２可変利得器２５１の利得の比と同一となるようにする。このように、第２ミキサ２２１および第４ミキサ２２２の処理の前に利得が調整されてもよい。また、第２ミキサ２２１および第４ミキサ２２２の処理の前に利得が調整された場合に、第２ミキサ２２１および第４ミキサ２２２の処理の後に利得を調整しなくても済む場合は、第１可変利得器２４１および第２可変利得器２５１は省略され得る。

（第７の内部構成例）
図１１は、伝送部３が備える絶縁素子の数を減らした構成例を示す図である。図１１では、伝送部３が第４絶縁素子３４を備えていない。そのため、第３ミキサ１３２からの高周波に変換された第１基準信号は、第２絶縁素子３２を介して、第４ミキサ２２２に伝送される。例えば、クロック信号生成部２１は、これまでのようにクロック信号ＣＬＫ１からＣＬＫ４を同時に出力せず、時分割でクロック信号を出力する。具体的には、クロック信号ＣＬＫ１およびＣＬＫ２のセットを出力したときは、クロック信号ＣＬＫ３およびＣＬＫ４のセットを出力せず、クロック信号ＣＬＫ３およびＣＬＫ４のセットを出力したときは、クロック信号ＣＬＫ１およびＣＬＫ２のセットを出力しない。このようにすることにより、高周波に変換された入力信号と、高周波に変換された第１基準信号と、のいずれか一方のみが、第３絶縁素子３３に入力されるようにする。なお、この場合、利得算出部２４は、第４ミキサ２２２が稼働しているときに算出した利得を、第４ミキサ２２２が稼働していないときも出し続けるとする。これにより、第２ミキサ２２１によって復元された入力信号の利得を利得調整部２５が調整することができる。このようにして、絶縁素子の数を抑えてもよい。

（第８の内部構成例）
図１２は、第２部分回路２の可変利得器の数を減らした構成例を示す図である。図１２では、利得調整部２５がスイッチ２５２をさらに備え、利得算出部２４は第１可変利得器２４１を備えていない例を示す。

本構成例では、第４ミキサ２２２によって復元された第１基準信号は、利得算出部２４に入力されずに、第２可変利得器２５１に入力される。また、クロック信号生成部２１は、クロック信号ＣＬＫ１およびＣＬＫ２のセットを出力したときは、クロック信号ＣＬＫ３およびＣＬＫ４のセットを出力せず、クロック信号ＣＬＫ３およびＣＬＫ４のセットを出力したときは、クロック信号ＣＬＫ１およびＣＬＫ２のセットを出力しない。

また、本構成例では、クロック信号生成部２１は、新たに、利得調整を実行するタイミングを示す信号を、利得調整器２４３と、スイッチ２５２と、に供給する。当該信号をタイミング信号と記載する。タイミング信号は、クロック信号の出力と連動される。例えば、クロック信号ＣＬＫ１およびＣＬＫ２のセットが出力されているときに、タイミング信号をＯＮとし、クロック信号ＣＬＫ３およびＣＬＫ４のセットが出力されているときに、タイミング信号をＯＦＦとする。また、タイミング信号がＯＮのとき、つまり、クロック信号ＣＬＫ１およびＣＬＫ２のセットが出力されているときは、利得調整器２４３は出力を変更せずに維持し続け、スイッチ２５２はオンになって第１可変利得器２４１と出力端子２６とを接続する。タイミング信号がＯＦＦのとき、つまり、クロック信号ＣＬＫ３およびＣＬＫ４のセットが出力されているときは、利得調整器２４３は利得を調整するが、スイッチ２５２はオフになって第１可変利得器２４１と出力端子２６とを切り離す。このため、利得が調整中の信号が出力端子２６から出力されない。このようにすることにより、第２可変利得器２５１を用いずに、利得調整が可能となる。ゆえに、回路の小型化、消費電力の削減効果などが期待できる。また、入力信号と同じ経路内の可変利得器を利得調整に用いることができるため、調整精度の向上が期待できる。

（第９の内部構成例）
第８の内部構成例では、クロック信号生成部２１は、クロック信号ＣＬＫ１およびＣＬＫ２のセットを出力したときは、クロック信号ＣＬＫ３およびＣＬＫ４のセットを出力せず、クロック信号ＣＬＫ３およびＣＬＫ４のセットを出力したときは、クロック信号ＣＬＫ１およびＣＬＫ２のセットを出力しない。そのため、第２ミキサ２２１と第４ミキサ２２２は交互に駆動する。これを利用して、第２ミキサ２２１に第４ミキサ２２２を兼用させ、ミキサの数を減らすことができる。

図１３は、第２部分回路２のミキサの数を減らした構成例を示す図である。図１３では、第２周波数変換部２２が第４ミキサ２２２を備えていない例を示す。また、第４ミキサ２２２がないため、第３ミキサ１３２から第４ミキサ２２２への伝送路は不要である。そのため、図１３の例では、第４絶縁素子３４も省略している。なお、第４絶縁素子３４は残しておいてもよい。また、クロック信号生成部２１は、クロック信号ＣＬＫ１およびＣＬＫ２のセットと、クロック信号ＣＬＫ２およびＣＬＫ３のセットと、を交互に出力する。

図１３の例では、第３ミキサ１３２は第２絶縁素子３２に接続されている。ゆえに、クロック信号ＣＬＫ２およびＣＬＫ３の出力時において、周波数変換された第１基準信号が第２絶縁素子３２によって伝送され、クロック信号ＣＬＫ１およびＣＬＫ２の出力時において、周波数変換された入力信号が第２絶縁素子３２によって伝送される。

第２ミキサ２２１からは、クロック信号ＣＬＫ２およびＣＬＫ３の出力時において、復元された第１基準信号が出力され、クロック信号ＣＬＫ１およびＣＬＫ２の出力時において、復元された入力信号が出力される。ゆえに、第２可変利得器２５１の入力は、第８の内部構成例と同じになる。したがって、クロック信号生成部２１が、第８の内部構成例と同様に、タイミング信号を出力すれば、第８の内部構成例と同じ出力信号を得られる。

さらに、第１ミキサ１３１が第３ミキサ１３２を兼用し、ミキサの数を減らしてもよい。図１４は、第１部分回路のミキサの数を減らした構成例を示す図である。図１４の例では、図１３の例から、さらに第３ミキサ１３２をなくしており、また、経路選択スイッチ１５が加えられている。

これまでは、第１ミキサ１３１には入力端子１１からの入力信号が入力されていたが、図１４の例では、第１ミキサ１３１には、入力信号と、第１基準信号と、が交互に入力される。つまり、入力端子１１と第１ミキサ１３１とが接続されている時と、第１基準信号生成部１２と第１ミキサ１３１とが接続されている時と、が存在する。これらの接続は、経路選択スイッチ１５によって切り替えられる。また、クロック信号生成部２１は、クロック信号ＣＬＫ３の代わりに、これらの接続を切り替える信号を、第３絶縁素子３３を介して、経路選択スイッチ１５に対し送信する。

このように、経路選択スイッチを用いて、第１ミキサ１３１に入力される信号の経路を入力端子１１と第１基準信号生成部１２のいずれか一方に選択的に切り替えることによって第１ミキサ１３１を共用し、第３ミキサ１３２をなくしてもよい。

（第９の内部構成例）
第４の内部構成例のように、第１部分回路１のミキサをパッシブミキサで構成する場合には、第１部分回路１において電力を消費するのは主に第１基準信号生成部１２のみとなる。この第１基準信号生成部１２の動作に必要な電力を小さくすることで電源供給のための回路を簡易にすることができるため、第１基準信号生成部１２の電力消費は小さいことが望ましい。

図１５は、第１基準信号生成部１２の電力消費を抑える例を示す図である。図１５では、第１部分回路１が発振器１６をさらに備え、発振器１６の出力信号が第１基準信号生成部１２に入力されている。当該信号を間欠動作制御信号として用い、第１基準信号生成部１２の回路の一部を間欠動作させることにより、消費電力を削減することができる。例えば、前述の差動増幅部２４５を間欠動作させることにより、消費電力を削減することができる。

なお、間欠動作制御信号は、発振器１６により生成されなくともよい。例えば、図５の例では、第５クロック信号ＣＬＫ５を第１基準信号生成部１２の駆動電力としたが、第５クロック信号ＣＬＫ５を間欠動作制御信号として用いてもよい。あるいは、クロック信号ＣＬＫ１からＣＬＫ４のいずれかを、間欠動作制御信号として、第１基準信号生成部１２に入力してもよい。

さらに、第２部分回路２における消費電力の削減、第１基準信号生成部１２と第２基準信号生成部２３を同一構成とすることで出力される基準電圧の差を小さくすることを目的として、第２基準信号生成部２３を、第１基準信号生成部１２と同様に間欠動作させてもよい。

（第１０の内部構成例）
第１基準信号生成部１２は、図３（Ｄ）の例のような一般的に知られるバンドギャップリファレンスとは異なる構成も取り得る。例えば、サイズの異なるダイオードまたはバイポーラトランジスタに同一の電流を流し、ダイオードまたはバイポーラトランジスタの端子間に発生する電圧と、差電圧とが、正負逆の温度特性を持つことを利用して、温度特性を補正し、温度依存性の小さい基準電圧を生成することが可能である。

図１６は、第１基準信号生成部１２がサイズの異なるダイオードまたはバイポーラトランジスタを含む場合の構成例を示す図である。本例では、第１周波数変換部１３が第５ミキサ１３３をさらに備え、伝送部３が第６絶縁素子３６および第７絶縁素子をさらに備え、第２周波数変換部２２が第６ミキサ２２５をさらに備え、利得算出部２４が温度係数補正部２４６をさらに備えている。また、第１基準信号生成部１２が二つの電圧に基づく信号を生成する。これらの信号を第１基準信号Ａと第１基準信号Ｂと記載する。また、クロック信号生成部２１が、第６クロック信号ＣＬＫ６および第７クロック信号ＣＬＫ７をさらに生成する。なお、第３クロック信号ＣＬＫ３は第６クロック信号ＣＬＫ６を、第４クロック信号ＣＬＫ４は第７クロック信号ＣＬＫ７を兼用するとしてもよい。

第１基準信号Ａは、これまでの説明の第１基準信号と同様にして、第４ミキサ２２２に伝送される。第１基準信号Ｂは、第５ミキサ１３３により高周波に変換されて、第７絶縁素子によって第６ミキサ２２５に伝送され、第６ミキサ２２５によってアナログ信号に復元される。第５ミキサ１３３は第６クロック信号ＣＬＫ６によって制御され、第６ミキサ２２５は第７クロック信号ＣＬＫ７によって制御される。第５クロック信号ＣＬＫ５は、第６絶縁素子３６を介して、クロック信号生成部２１から第５ミキサ１３３に伝送される。

温度係数補正部２４６は、アナログ信号に復元された第１基準信号Ａおよび第１基準信号Ｂを受け取り、温度特性を補正して温度依存性の小さい信号を生成する。生成された信号は、これまでの例の復元された第１基準信号の代わりに用いられる。

このように温度係数補正の演算を第２部分回路２で行うことにより、第１部分回路１の電力を削減することができる。なお、次に示すように、第１基準信号生成部１２は、第１基準信号Ａおよび第１基準信号Ｂの電圧が温度係数の補正を可能な関係を有するように構成されている。

図１７は、サイズの異なるダイオードによって構成された第１基準信号生成部１２の構成例を示す図である。図１７に示すように、第１基準信号生成部１２は、ダイオードまたはバイポーラトランジスタである第１素子と、ダイオードまたはバイポーラトランジスタである第２素子と、を有しており、第１素子と第２素子は直列に接続された構成をとる。図１７に示された二つのダイオードには、同一の電流が流れる。そのため、図３（Ｄ）に示されたバンドギャップリファレンスにおける二つのダイオードに発生するものと同様の電圧を、第３ミキサ１３２および第５ミキサ１３３への出力として取り出すことができる。つまり、第３ミキサ１３２へ入力される第１基準信号Ａは、第１素子の両端間の電圧に基づき生成され、第５ミキサ１３３へ入力される第１基準信号Ｂは、第２素子の両端間の電圧に基づき生成される。なお、第１基準信号生成部１２への給電は、第１の実施形態と同様でよい。

このような電子回路４は、様々な用途に用いられ、様々な電子機器（装置とも言える）に組み込まられ得る。図１８は、電子回路４を用いた電子機器の一例を示す図である。図１８の例では、電子機器８は、抵抗５と、電子回路４と、アナログ／デジタル変換器（ＡＤＣ）６と、デジタル信号処理部７と、を備えており、電子回路４は、抵抗５に流れる電流を入力信号として取得し、アナログ／デジタル変換器は、電子回路４からの出力信号をデジタル信号に変換し、デジタル信号処理部７がデジタル信号を処理する。デジタル信号はどのように処理されてもよく、例えば、抵抗に流れる電流の大きさを示すために、モニタにデジタル信号を表示してもよい。この場合、電子機器８は、電流計測装置とも言える。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１ 第１部分回路
１１ 入力端子
１２ 第１基準信号生成部
１３ 第１周波数変換部
１３１ 第１ミキサ
１３２ 第３ミキサ
１３３ 第５ミキサ
１４ 整流回路
１５ 経路選択スイッチ
１６ 発振器
２ 第２部分回路
２１ クロック信号生成部
２２ 第２周波数変換部
２２１ 第２ミキサ
２２２ 第４ミキサ
２２３ 第７可変利得器
２２４ 第８可変利得器
２２５ 第６ミキサ
２３ 第２基準信号生成部
２４ 利得算出部
２４１ 第１可変利得器
２４２ 比較部
２４２１ 第３可変利得器
２４２２ コンパレータ
２４２３ 第４可変利得器
２４２４ 第５可変利得器
２４２５ 除算器
２４３ 利得調整器
２４４ 第６可変利得器
２４５ 差動増幅部
２４６ 温度係数補正部
２５ 利得調整部
２５１ 第２可変利得器
２５２ スイッチ
２６ 出力端子
３ 伝送部
３１ 第１絶縁素子
３２ 第２絶縁素子
３３ 第３絶縁素子
３４ 第４絶縁素子
３５ 第５絶縁素子
３６ 第６絶縁素子
３７ 第７絶縁素子
４ 電子回路
５ 抵抗
６ アナログ／デジタル変換器
７ デジタル信号処理部
８ 電子機器（装置）
ＣＬＫ１ 第１クロック信号
ＣＬＫ２ 第２クロック信号
ＣＬＫ３ 第３クロック信号
ＣＬＫ４ 第４クロック信号
ＣＬＫ５ 第５クロック信号
ＣＬＫ６ 第６クロック信号
ＣＬＫ７ 第７クロック信号
ＥＶ１、ＥＶ２ 電源
ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ ミキサに入力されるクロック信号
ＩＮ＿Ａ、ＩＮ＿Ｂ ミキサの入力端子
ＯＵＴ＿Ａ、ＯＵＴ＿Ａ ミキサの出力端子
Ｍ１からＭ５ ＮＭＯＳトランジスタ

Claims (22)

1. 第１部分回路と、前記第１部分回路と電気的に絶縁された第２部分回路と、前記第１部分回路と前記第２部分回路との間で信号を伝送する伝送部と、を備えた電子回路であって、
   前記第１部分回路及び前記第２部分回路は、物理的に分離して配置され、
   前記第１部分回路及び前記伝送部が集積される第１チップと、
   前記第２部分回路が集積される第２チップと、を備え、
   前記第１チップ及び前記第２チップは、互いに接続されており、
   前記第１部分回路は、
   アナログの入力信号が入力される入力端子と、
   アナログの第１基準信号を生成する第１基準信号生成部と、
   前記アナログの入力信号と、前記アナログの第１基準信号と、を周波数変換する第１周波数変換部と、
   を有し、
   前記伝送部は、周波数変換された入力信号と、周波数変換された第１基準信号と、を、前記第２部分回路に伝送し、
   前記第２部分回路は、
   伝送された入力信号と、伝送された第１基準信号と、を周波数変換して復元する第２周波数変換部と、
   アナログの第２基準信号を生成する第２基準信号生成部と、
   復元された第１基準信号と、前記アナログの第２基準信号と、に基づき、復元された入力信号に対して調整される利得を算出する利得算出部と、
   算出された利得に基づき、前記復元された入力信号の利得を調整する利得調整部と、
   利得が調整された入力信号を出力する出力端子と、
   を有する、
   電子回路。
2. 前記第２部分回路は、第１クロック信号と第２クロック信号を生成するクロック信号生成部をさらに有し、
   前記伝送部は、前記第１クロック信号を、前記第２部分回路から前記第１部分回路に伝送し、
   前記第１周波数変換部は、前記アナログの入力信号と、前記アナログの第１基準信号と、の少なくともいずれかを、前記第１クロック信号に応じた周波数に変換し、
   前記第２周波数変換部は、前記伝送された入力信号と、前記伝送された第１基準信号と、の少なくともいずれかを、前記第２クロック信号に応じた周波数に変換する、
   請求項１に記載の電子回路。
3. 前記算出された利得に基づいて調整される周波数を持つ第１クロック信号と第２クロック信号を生成するクロック信号生成部を備え、
   前記伝送部は、前記第１クロック信号を、前記第２部分回路から前記第１部分回路に伝送し、
   前記第１周波数変換部は、前記アナログの入力信号と、前記アナログの第１基準信号と、の少なくともいずれかを、前記第１クロック信号に応じた周波数に変換し、
   前記第２周波数変換部は、前記伝送された入力信号と、前記伝送された第１基準信号と、の少なくともいずれかを、前記第２クロック信号に応じた周波数に変換する、
   請求項１に記載の電子回路。
4. 前記第１周波数変換部は、前記第１クロック信号を駆動電力として用いる
   請求項２または３に記載の電子回路。
5. 前記伝送部は、
   電磁界結合により、前記周波数変換された入力信号を前記第２部分回路に伝送する第１絶縁素子と、
   電磁界結合により、前記周波数変換された第１基準信号を前記第２部分回路に伝送する第２絶縁素子と、
   を有する、
   請求項１ないし４のいずれか一項に記載の電子回路。
6. 前記伝送部は、
   電磁界結合により、前記周波数変換された入力信号と、前記周波数変換された第１基準信号と、を前記第２部分回路に伝送する第１絶縁素子と、
   を有し、
   前記第１周波数変換部は、前記第１クロック信号に基づき、前記周波数変換された入力信号と、前記周波数変換された第１基準信号と、を切り替えて前記第１絶縁素子に供給し、
   前記第２周波数変換部は、前記第２クロック信号に基づき、前記第２周波数変換部に入力された信号が、前記伝送された入力信号であるか、前記伝送された第１基準信号であるか、を識別する
   請求項２ないし４のいずれか一項に記載の電子回路。
7. 前記第１周波数変換部は、
   前記アナログの入力信号を周波数変換する第１ミキサと、
   前記アナログの第１基準信号を周波数変換する第２ミキサと、
   を有する、
   請求項１ないし６のいずれか一項に記載の電子回路。
8. 前記第１ミキサと、前記第２ミキサと、の少なくともいずれかは、前記第１クロック信号を駆動電力として用いる
   請求項２に直接または間接的に従属する請求項７に記載の電子回路。
9. 前記クロック信号生成部は、さらに第３クロック信号を生成し、
   前記伝送部は、前記第３クロック信号を、前記第２部分回路から前記第１部分回路に伝送し、
   前記第１周波数変換部は、
   前記アナログの入力信号を前記第１クロック信号に応じた周波数に周波数変換する第１ミキサと、
   前記アナログの第１基準信号を前記第３クロック信号に応じた周波数に周波数変換する第２ミキサと、
   を有する、
   請求項２、３、または、請求項２もしくは３に従属する請求項４ないし６のいずれか一項に記載の電子回路。
10. 前記第１ミキサは前記第１クロック信号を駆動電力として用い、
    前記第２ミキサは前記第３クロック信号を駆動電力として用いる、
    請求項９に記載の電子回路。
11. 前記第２周波数変換部は、
    前記伝送された入力信号を周波数変換して復元する第３ミキサと、
    前記伝送された第１基準信号を周波数変換して復元する第４ミキサと、
    を有する、
    請求項１ないし１０のいずれか一項に記載の電子回路。
12. 前記クロック信号生成部は、さらに第４クロック信号を生成し、
    前記第２周波数変換部は、
    前記伝送された入力信号を前記第２クロック信号に応じた周波数に周波数変換する第３ミキサと、
    前記伝送された第１基準信号を前記第４クロック信号に応じた周波数に周波数変換する第４ミキサと、
    を有する、
    請求項２、３、または、請求項２もしくは３に従属する請求項４ないし１１のいずれか一項、に記載の電子回路。
13. 前記第３ミキサは前記第２クロック信号を駆動電力として用い、
    前記第４ミキサは前記第４クロック信号を駆動電力として用いる、
    請求項１２に記載の電子回路。
14. 前記伝送部は、キャパシタおよびトランスの少なくともいずれかを用いて、前記第１部分回路と前記第２部分回路の間で信号を伝送する
    請求項１ないし１３のいずれか一項に記載の電子回路。
15. 前記電子回路は、第１チップと、第２チップと、をさらに備え、
    前記第１部分回路が第１チップ上に配置され、
    前記第２部分回路が第２チップ上に配置された
    請求項１ないし１４のいずれか一項に記載の電子回路。
16. 前記第１基準信号生成部は、前記伝送部を介して前記第１部分回路に伝送された信号を駆動電力として用いる、
    請求項１ないし１５のいずれか一項に記載の電子回路。
17. 前記第１基準信号生成部は、アナログの第３基準信号をさらに生成し、
    前記第１周波数変換部は、前記アナログの第３基準信号を周波数変換し、
    前記伝送部は、周波数変換された第３基準信号を前記第２部分回路に伝送し、
    前記第２周波数変換部は、伝送された第３基準信号を周波数変換して復元し、
    前記第２部分回路は、復元された第３基準信号と、前記復元された第１基準信号と、に基づき、温度係数を所定閾値より抑えた第４基準信号を生成する第４基準信号生成部をさらに有し、
    前記利得算出部は、前記第４基準信号と、前記アナログの第２基準信号と、に基づき、前記復元された入力信号に対して調整される利得を算出する
    請求項１ないし１６のいずれか一項に記載の電子回路。
18. 前記第１基準信号生成部は、ダイオードまたはバイポーラトランジスタである第１素子と、ダイオードまたはバイポーラトランジスタである第２素子と、を有し、
    前記第１素子と前記第２素子は直列に接続されており、
    前記第１基準信号は、前記第１素子の両端間の電圧に基づき生成され、
    前記第３基準信号は、前記第２素子の両端間の電圧に基づき生成される、
    請求項１７に記載の電子回路。
19. 前記第１部分回路および前記第２部分回路の少なくともいずれかが発振器をさらに備え、
    前記第１基準信号生成部および前記第２基準信号生成部の少なくともいずれかが、複数の素子によって構成されており、
    前記複数の素子の一部が、前記発振器の出力信号に基づいて間欠動作する
    請求項１ないし１８のいずれか一項に記載の電子回路。
20. 請求項１ないし１９のいずれか一項に記載の電子回路を備えた電子機器。
21. 抵抗と、
    前記抵抗に流れる電流を前記入力信号として取得する、請求項１ないし１９のいずれか一項に記載の電子回路と、
    前記出力端子からの信号をデジタル変換する変換器と、
    を備える電子機器。
22. 抵抗と、
    前記抵抗に流れる電流を前記入力信号として取得する、請求項１ないし１９のいずれか一項に記載の電子回路と、
    前記出力端子からの信号をデジタル変換する変換器と、
    を備え、
    デジタル変換された信号に基づいて前記電流を計測する 電流計測装置。

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