JP7813639B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関し、特に、不揮発性メモリを含む半導体装置に適用して有効な技術に関する。

近年のＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）において、マルチＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）コア化やＯＴＡ（Ｏｖｅｒ Ｔｈｅ Ａｉｒ）機能に対応することが必要になっている。このような状況化では、不揮発性メモリに対する書込要求又は消去要求の競合頻度が顕著になってくる。具体的には、マルチＣＰＵコア化によって、ＣＰＵコア数がフラッシュバンク数よりも大きくなり、同一バンクへの書込要求又は消去要求の競合が多発する場合がある。また、ＯＴＡ機能に対応することによって、ファームウェアの更新が必須となり、車両等のフィールド情報の記録のため書込要求又は消去要求の競合が多発する場合がある。

例えば、特許文献１には、書込動作又は消去動作中の割り込みによる中断命令の供給から実際の中断までの移行時間を短くする技術が開示されている。具体的には、書込動作又は消去動作中の中断命令に応答し、非同期に書込電圧又は消去電圧の印加を解除し、書込又は消去の禁止期間（中断処理時間）の短縮を実現している。

特開２００８－３４０４５号公報

上述したような動作の工夫にもかかわらず、書込動作又は消去動作の復帰時には、再度、同一領域への書込電圧又は消去電圧の印加が必要となるために、不揮発性メモリの信頼性を保証するためには、中断命令は１回の使用に制限されていた。したがって、２回目以降の中断処理時間を短縮することができず、２回目以降の中断命令に対する応答が遅くなる。しかし、上述したように、マルチＣＰＵコア化やＯＴＡ（Ｏｖｅｒ－Ｔｈｅ－Ａｉｒ）機能に対応することが必要不可欠になってくると、書込要求又は消去要求の競合が頻発することが想定される。この場合には、従来技術は、不揮発性メモリの信頼性を保証しながら、高頻度で発生する中断処理に対して高速に応答することが困難になってくる。

本開示は、このようなことに鑑みてなされたものである。その目的の一つは、不揮発性メモリの信頼性を保証しながら、高頻度で発生する中断処理に対して高速に応答することが可能な半導体装置を提供することにある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な半導体装置は、電気的に書込可能または消去可能な不揮発性メモリと、前記不揮発性メモリの書込動作と消去動作のモード制御を実行する制御回路を有し、前記不揮発性メモリは、書込動作および消去動作の少なくともいずれか一方を含む書換動作の中断を要求する前記制御回路からの中断要求信号に応答し、書込電圧または消去電圧の印加を中断する動作、及び、前記書換の中断からの復帰を要求する前記制御回路からの復帰要求信号に応答し、書込電圧または消去電圧の印加の中断から復帰する動作を制御し、並びに、書込電圧または消去電圧の電圧印加停止時に電圧印加停止フラグを前記制御回路に出力する書換中断・復帰制御回路と、中断要求信号の応答時に書込電圧が印加されている選択線を識別するための書込位置情報、又は、中断要求信号の応答時に消去電圧が印加されている選択線を識別するための消去位置情報を保持する書換情報保持回路と、を備え、前記制御回路は、前記不揮発性メモリが書込モードまたは消去モードにある場合の中断命令に応答し、書換の中断要求信号を前記書換中断・復帰制御回路に送信し、及び、中断要求信号によって中断された前記不揮発性メモリの書込モードまたは消去モードの復帰命令に応答し、前記書換中断・復帰制御回路から出力される前記電圧印加停止フラグがアクティブな場合に前記書換中断・復帰制御回路へ書換の復帰要求信号を出力する。

一実施形態によれば、不揮発性メモリの信頼性を保証しながら、高頻度で発生する中断処理に対して高速に応答することが可能な半導体装置を提供可能になる。

図１は、実施形態１に係る半導体装置の動作概要の一例を説明するタイミングチャートである。 図２は、実施形態１に係る半導体装置の書換動作の推移の一例を示すブロック図である。 図３は、実施形態１に係る半導体装置の構成の一例を示すブロック図である。 図４は、実施形態１に係る半導体装置の書換動作の一例を示すタイミングチャートである。 図５は、実施形態１に係る半導体装置の書換動作の一例を示すタイミングチャートである。 図６は、実施形態１に係る半導体装置の書換動作の一例を示すタイミングチャートである。 図７は、実施形態１に係る半導体装置の書換動作の一例を示すタイミングチャートである。 図８は、実施形態１に係る半導体装置の性能を示す実施例の一部である。 図９は、実施形態１の変形例に係る半導体装置の書換可能領域の関係を示す図である。 図１０は、実施形態１の変形例に係る半導体装置の書換動作の推移の一例を示す図である。 図１１は、実施形態２に係る半導体装置の構成の一例を示すブロック図である。

以下の実施形態においては便宜上その必要があるときは、複数のセクションまたは実施形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

以下、本開示の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。

（実施形態１）
図１は、実施形態１に係る半導体装置の概略的なタイミングチャートの一例を示す図である。図１のタイミングチャートは、不揮発性メモリの複数のソース線のそれぞれのソース線に印加される書込電圧または消去電圧の印加タイミングと、書込動作または消去動作に対する中断要求信号が発生するタイミングＩ１及び復帰要求信号が発生するタイミングＲ１との関係の一例を示した図である。不揮発性メモリの複数のソース線のそれぞれのソース線は、不揮発性メモリの異なる領域であって、連続する領域を分割して選択するために使用される。

具体的には、図１における半導体装置は、最初に選択されるべきソース線であるソース線ＳＬ０、及び、ソース線ＳＬ０の次に選択されるべきソース線であるソース線ＳＬ１に対する書込電圧または消去電圧の印加を示している。したがって、ソース線ＳＬ０及びソース線ＳＬ１に対応する不揮発性メモリの領域に対する書込動作または消去動作は完了している。ただし、ベリファイ動作が必要な場合には、図１のタイミングチャートの動作が終了した後に、ベリファイ動作が実行される場合がある。

また、図１は、ソース線ＳＬ２に対する書込電圧または消去電圧の印加中に、中断要求信号がタイミングＩ１で発生している状態を示している。この場合に、半導体装置は、ソース線ＳＬ２に対応する不揮発性メモリの対応領域に対する書込電圧または消去電圧の印加を完了してから、次のソース線であるソース線ＳＬ３に対する書込電圧または消去電圧の印加を実行せずに、書込電圧または消去電圧の印加を中断する中断状態を維持する。中断状態を維持した後に、タイミングＲ１で復帰要求信号が発生すると、半導体装置は、次のソース線であるソース線ＳＬ３に対する書込電圧または消去電圧の印加を開始する。すなわち、半導体装置は、あらかじめ規定されている書込電圧または消去電圧の印加幅（印加時間：ｔ２）を満足するように、中断要求信号の発生タイミングから時間ｔ１の間、書込電圧または消去電圧を印加し続ける。

さらに、ソース線ＳＬ３からソース線ＳＬｋ（ｋは４以上の正の整数）までの書込電圧または消去電圧の印加の間に、中断要求信号が発生しない場合には、半導体装置は、ソース線ＳＬ３からソース線ＳＬｋ（ｋは４以上の正の整数）までの書込電圧または消去電圧の印加を完了する。

上述したように、本実施形態に係る半導体装置は、ソース線単位で書込電圧または消去電圧の印加を実行するので、中断要求信号が発生した場合の中断処理時間を短縮することが可能になる。また、本実施形態に係る半導体装置は、ソース線単位で書込電圧または消去電圧の印加を完了させて、中断状態に移行するので、あらかじめ規定されている書込電圧または消去電圧の印加幅（印加時間：ｔ２）を確実に確保することが可能になる。さらに、本実施形態に係る半導体装置は、ソース線単位で書込電圧または消去電圧の印加を完了させて、中断状態に移行し、次のソース線から書込電圧または消去電圧の印加を再開させるので、メモリセルに対するストレスの増大を回避することが可能になる。すなわち、不揮発性メモリに対して制限される書込可能回数または消去可能回数を無駄に使用することがなくなる。したがって、従来技術における中断処理の使用回数の制限を撤廃することが可能になる。さらに、本実施形態に係る半導体装置は、１個の中断要求信号に対して、ソース線単位で書込電圧または消去電圧の印加を完了させてから、次の中断要求信号を受け付けるので、中断要求信号が頻発しても、書込動作または消去動作が進行しなくなる事態を避けることが可能になる。

図２は、図１のタイミングチャートに対応する不揮発性メモリのメモリ領域の書換状態の一例を示す概念図である。なお、本実施形態において、書換とは、書込および消去の少なくともいずれか一方を示す用語であり、書換には書込および消去の両方が含まれる場合がある。

一例として、図２の不揮発性メモリを含む半導体装置が、車両またはＩｏＴ機器に搭載されている場合を想定して説明する。すなわち、図２は、半導体装置のＯＴＡにおけるファームウェア更新（ＦＯＴＡ：Ｆｉｒｍｗａｒｅ Ｕｐｄａｔｅ Ｏｖｅｒ－Ｔｈｅ－Ａｉｒ）時に発生する中断要求信号による不揮発性メモリの書込動作／消去動作の競合動作を示す。

図２（ａ）は、本実施形態における不揮発性メモリのメモリ領域の一例として、データフラッシュ（Ｄａｔａ Ｆｌａｓｈ）とコードフラッシュ（Ｃｏｄｅ Ｆｌａｓｈ）の領域を概念的に示す図である。例えば、本実施形態における半導体装置が車両に搭載されて使用される場合には、データフラッシュは車両の速度、温度等のフィールド情報の書換動作に使用される場合がある。したがって、データフラッシュは優先度の高い情報の書換動作に使用される場合がある。また、コードフラッシュは車両のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）等の制御装置の制御プログラムであるファームウェアの書換動作に使用される場合がある。したがって、ファームウェアの書換動作には長い時間がかかる場合がある。図２（ａ）は、コードフラッシュの一部の領域に、ユーザプログラムｖ１．０というファームウェアが書き込まれており、ｔａ１の位置のファームウェアコードが実行中である状態を示している。

図２（ｂ）は、ファームウェアであるユーザプログラムｖ１．０の位置ｔｂ２のファームウェアコードの実行中に、ユーザプログラムｖ１．０とは異なるコードフラッシュ領域にユーザプログラムｖ２．０が位置ｔｂ１まで消去動作または書込動作が進んでいる状況を示す。例えば、ユーザプログラムｖ１．０によって制御されるＥＣＵの動作中に、無線通信によって伝送される更新プログラムであるユーザプログラムｖ２．０を途中まで書き込んでいる状態が図２（ｂ）の状態であり得る。なお、ユーザプログラムｖ２．０の書込動作の前に消去動作が必要な場合があるので、位置ｔｂ１は消去動作または書込動作の途中位置を示す。

図２（ｃ）は、ファームウェアであるユーザプログラムｖ１．０の位置ｔｂ３のファームウェアコードの実行中に、データフラッシュ領域に上述した優先順位が高いフィールド情報が書き込まれるための消去動作または書込動作が進行中である状態を示す。この場合に、ユーザプログラムｖ２．０を書き込むための消去動作または書込動作は一時中断される。ここで、ユーザプログラムｖ２．０に対する中断要求信号が発生してからユーザプログラムｖ２．０を書き込むための消去動作または書込動作が中断するまでの中断処理時間が短いほど、優先順位が高い情報のデータフラッシュ領域への書込待ち時間が短くなる。すなわち、半導体装置の処理能力が向上する。さらに、書込待ち時間が短くなることによって、中断要求信号が発生してからデータフラッシュ領域の消去動作および書込動作が完了するまでの合計時間（トータル時間）が短縮されるので、高速書換動作を実現可能となることも意味する。

図２（ｄ）は、データフラッシュ領域にフィールド情報が書き込まれるための消去動作および書込動作が完了し、コードフラッシュ領域へのユーザプログラムｖ２．０の書込が完了した後に、車両のＥＣＵ等の制御装置がリセットされ、更新プログラムであるユーザプログラムｖ２．０の実行が開始された状態を示す図である。

図３は、本実施形態に係る半導体装置１００の構成例を示すブロック図である。半導体装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２０、ＢＳＣ（Ｂｕｓ Ｓｔａｔｅ Ｃｏｎｔｒｏｌｌｅｒ）１３０、制御部１４０、不揮発性メモリ１５０を含む。

ＣＰＵ１１０は、不揮発性メモリ１５０に書き込まれたファームウェアのコードをフェッチし、ファームウェアに従って、半導体装置１００及び半導体装置１００に接続される外部電子機器（図示せず）を制御する機能を有する。

ＲＡＭ１２０は、ファームウェアが実行されることによってＣＰＵ１１０が生成した情報、または、不揮発性メモリ１５０に書き込まれた情報等の情報を一時的に記憶する機能を有する。

ＢＳＣ１３０は、内部バス（ＩＢＵＳ）及び周辺バス（ＰＢＵＳ）を切り替えて、ＣＰＵ１１０がアクセス可能なバスを切り替える機能を有する。例えば、ＣＰＵ１１０が不揮発性メモリ１５０に書き込まれた情報を読み出す場合には、ＢＳＣ１３０はＣＰＵ１１０がＩＢＵＳをアクセスできるように機能する。また、例えば、ＣＰＵ１１０が不揮発性メモリ１５０に消去動作または書込動作を指示する命令を発行する場合には、ＢＳＣ１３０はＣＰＵ１１０がＰＢＵＳを介して制御部１４０にアクセスできるように機能する。

制御部１４０は、ＣＰＵ１１０からの不揮発性メモリ１５０に対する消去動作または書込動作を指示する命令をＰＢＵＳを介して受信すると、後述する書換シーケンサ１５１に消去モード信号および／または書込モード信号Ｓ１を出力する。なお、上述したように、書換という用語は、消去または書込のいずれか一方、若しくは、消去および書込の両方を含む用語として本明細書では使用される。

また、制御部１４０は、消去モード信号および／または書込モード信号Ｓ１を出力した後に、書換シーケンサ１５１から書換電圧印加完了信号Ｓ２を受信する前に、優先度の高い情報の書換命令をＣＰＵ１１０から受信する場合がある。この場合には、制御部１４０は、書換中断要求信号Ｓ３を後述する書換中断／復帰制御回路１５３に出力する。また、制御部１４０が書換中断／復帰制御回路１５３からアクティブな書換電圧印加停止フラグＳ５を受信した後に、優先度の高い情報の書込が終了すると、制御部１４０は書換復帰要求信号Ｓ４を書換中断／復帰制御回路１５３に出力する。なお、優先度の高い情報の書込は消去モード信号および／または書込モード信号Ｓ１によって開始し、優先度の高い情報の書込の終了は、書換電圧印加完了信号Ｓ２の受信によって制御部１４０は認識することが可能である。

不揮発性メモリ１５０は、書換シーケンサ１５１、不揮発性メモリセルアレイ１５２、書換中断／復帰制御回路１５３、書換情報保持回路１５４を備える。

書換シーケンサ１５１は、制御部１４０からの消去モード信号および／または書込モード信号Ｓ１を受信すると、消去モードおよび／または書込モードに入り、消去モードおよび／または書込モードを実行する。消去モードには、消去電圧の印加準備段階、消去電圧の印加動作及び消去のベリファイ動作などの動作が含まれ得る。また、書込モードには、書込電圧の印加準備段階、書込電圧の印加動作及び書込のベリファイ動作などの動作が含まれ得る。また、書換シーケンサ１５１は、不揮発性メモリセルアレイ１５２をソース線ＳＬｉ（ｉは０または正の整数）およびビット線ＢＬｊ（ｊは０または正の整数）によって、消去および／または書込を実行する領域を決定する。

不揮発性メモリセルアレイ１５２の一例には、フラッシュメモリが挙げられる。不揮発性メモリセルアレイ１５２はソース線およびビット線等によって消去動作および／または書込動作が実行される領域が選択される。ソース線は、消去動作時の消去電圧および／または書込動作動作時の書込電圧が印加されて、アクティブ状態になる。なお、本実施形態では主にソース線の動作に基づいて、半導体装置１００の動作を記述する。

書換中断／復帰制御回路１５３は、不揮発性メモリセルアレイ１５２において情報の書換動作を実行中に、当該情報よりも優先度が高い他の情報の書換要求を示す書換中断要求信号Ｓ３を制御部１４０から受信すると以下の動作を実行する機能を有する。すなわち、書換中断／復帰制御回路１５３は、実行中の書換動作を一時的に中断する機能を有する。また、書換中断／復帰制御回路１５３は、一時的に書換動作を中断した後に、中断された書換動作を再開する復帰機能を有する。ただし、制御部１４０からの書換中断要求信号Ｓ３の受信タイミングによって、書換中断／復帰制御回路１５３の動作は異なる。ここでは、ソース線を選択した書換動作の実行中に書換中断要求信号Ｓ３を受信した書換中断／復帰制御回路１５３の動作を説明する。

具体的には、実行中の書換動作を一時的に中断する場合には、選択中のソース線の印加電圧の印加を完了した後に、書換中断／復帰制御回路１５３は、書換動作を一時的に中断する。すなわち、書換中断／復帰制御回路１５３は、選択中のソース線に印加されるべき予め定められた時間の間は、中断動作を実行せずに、印加されるべき印加電圧を印加し続ける。そして、書換中断／復帰制御回路１５３は、次に選択されるべきソース線に、印加されるべき印加電圧を印加する前に、書換動作を一時的に中断する。書換動作を一時的に中断した後に、書換中断／復帰制御回路１５３は、書換電圧印加停止を示す情報をアクティブにした書換電圧印加開始／停止信号Ｓ６を、書換シーケンサ１５１に出力する。書換シーケンサ１５１は、書換電圧印加開始／停止信号Ｓ６を受信すると、次に選択されるべきソース線の識別情報Ｓ７を書換中断／復帰制御回路１５３に出力する。次に選択されるべきソース線の識別情報Ｓ７を受信した書換中断／復帰制御回路１５３は、当該識別情報Ｓ７をＳ９として書換情報保持回路１５４に出力する。また、書換中断／復帰制御回路１５３は、書換電圧印加停止フラグＳ５をアクティブにし、制御部１４０に書換電圧印加停止フラグＳ５を出力する。

また、書換中断／復帰制御回路１５３は、制御部１４０から書換復帰要求信号Ｓ４を受信すると、書換情報保持回路１５４から次に選択されるべきソース線の識別情報Ｓ８を読みだし、当該識別情報を含む書換電圧印加開始／停止信号Ｓ６を書換シーケンサ１５１に出力する。

書換情報保持回路１５４は、書換中断／復帰制御回路１５３から、次に選択されるべきソース線の識別情報Ｓ９を受信し、当該識別情報を記憶する機能を有する。また、書換情報保持回路１５４に記憶された当該識別情報は、書換復帰要求信号Ｓ４を受信した書換中断／復帰制御回路１５３によって読み出されることが可能である。

（書換中断要求信号Ｓ３の受信タイミングによる動作モードの違い）
図４から図７は、書換モードにおいて異なるタイミングで書換中断要求信号Ｓ３が発生した場合の半導体装置１００の動作モードの違いを示す。

図４は、半導体装置１００が書換モードＭ１１に入っているが、書換電圧がソース線ＳＬ０に印加される前に、書換中断要求信号Ｓ３が書換中断／復帰制御回路１５３に入力された場合の半導体装置１００の動作モードを示す。書換電圧がソース線ＳＬ０に印加される前に、書換中断要求信号Ｓ３が書換中断／復帰制御回路１５３に入力された場合には、書換中断要求信号Ｓ３の入力とは無関係に、書換電圧を印加するための電源セットアップ等の電圧印加シーケンスの処理を半導体装置１００は実行する。そして、半導体装置１００は、不揮発性メモリセルアレイ１５２の書換領域の先頭のソース線（ＳＬ０）を選択し、書換電圧を印加する。書換電圧の印加期間は予め定められている書換のための書換期間（ｔ１１）である。半導体装置１００は、当該書換期間、書換電圧を印加した後に、書換中断／復帰制御回路１５３が書換電圧の印加を停止し、書換電圧印加停止フラグＳ５をアクティブにし、制御部１４０に書換電圧印加停止フラグＳ５を出力する。書換中断／復帰制御回路１５３は、先頭のソース線（ＳＬ０）の次に書換電圧が印加されるべき２番目のソース線（ＳＬ１）の識別情報を、書換シーケンサ１５１から入力し、当該識別情報を書換情報保持回路１５４に出力する。書換情報保持回路１５４は、２番目のソース線（ＳＬ１）の識別情報を記憶する。

さらに、図４において、書換復帰要求信号Ｓ４がタイミングＲ２で制御部１４０から書換中断／復帰制御回路１５３に入力されると、半導体装置１００は、書換モードＭ１２に移行する。そして、書換中断／復帰制御回路１５３は２番目のソース線（ＳＬ１）の識別情報を書換情報保持回路１５４から読み出す。２番目のソース線（ＳＬ１）の識別情報は書換電圧印加開始／停止信号Ｓ６に含まれて、書換中断／復帰制御回路１５３から書換シーケンサ１５１に入力される。書換シーケンサ１５１は、２番目のソース線（ＳＬ１）を選択し、２番目のソース線（ＳＬ１）に書換電圧を印加する。最後のソース線（ＳＬｋ（ｋは４以上の整数）までの間に書換中断要求信号Ｓ３が書換中断／復帰制御回路１５３に入力されない場合には、書換シーケンサ１５１は、最後のソース線（ＳＬｋ）までの書換電圧の印加を終了させる。時間ｔ１２は、選択された２番目のソース線（ＳＬ１）の書換電圧の印加開始から最後のソース線（ＳＬｋ）の書換電圧の印加終了までの時間を示す。

図５は、半導体装置１００が書換モードＭ１３に入っており、選択されているソース線ＳＬ２に書換電圧が印加されている最中に、書換中断要求信号Ｓ３がタイミングＩ３で書換中断／復帰制御回路１５３に入力された場合の半導体装置１００の動作モードを示す。なお、選択されているソース線は、ソース線ＳＬ２に限定されるものではなく、ソース線ＳＬ０からソース線ＳＬｋ－１のいずれかのソース線が選択されて場合に本実施形態は適用され得る。書換電圧の印加期間は予め定められている書換のための書換期間（ｔ１４）である。すなわち、ソース線ＳＬ０からソース線ＳＬｋ－１のいずれかのソース線が選択されている場合に、書換中断要求信号Ｓ３が入力されても、選択されているソース線の書換期間が終了するまで、書換中断／復帰制御回路１５３は書換シーケンサ１５１に書換電圧を印加させ続ける。半導体装置１００は、当該書換期間、書換電圧を印加した後に、書換中断／復帰制御回路１５３が書換電圧の印加を停止し、書換電圧印加停止フラグＳ５をアクティブにし、制御部１４０に書換電圧印加停止フラグＳ５を出力する。書換中断／復帰制御回路１５３は、３番目のソース線（ＳＬ２）の次に書換電圧が印加されるべき４番目のソース線（ＳＬ３）の識別情報を、書換シーケンサ１５１から入力し、当該識別情報を書換情報保持回路１５４に出力する。書換情報保持回路１５４は、４番目のソース線（ＳＬ３）の識別情報を記憶する。すなわち、書換情報保持回路１５４は、ソース線ＳＬ１からソース線ＳＬｋのいずれかのソース線の識別情報を次に書換電圧が印加されるべきソース線として記憶する。

さらに、図５において、書換復帰要求信号Ｓ４がタイミングＲ３で制御部１４０から書換中断／復帰制御回路１５３に入力されると、半導体装置１００は、書換モードＭ１４に移行する。そして、書換中断／復帰制御回路１５３は４番目のソース線（ＳＬ３）の識別情報を書換情報保持回路１５４から読み出す。４番目のソース線（ＳＬ３）の識別情報は書換電圧印加開始／停止信号Ｓ６に含まれて、書換中断／復帰制御回路１５３から書換シーケンサ１５１に入力される。書換シーケンサ１５１は、４番目のソース線（ＳＬ３）を選択し、４番目のソース線（ＳＬ４）に書換電圧を印加する。最後のソース線（ＳＬｋ（ｋは４以上の整数）までの間に書換中断要求信号Ｓ３が書換中断／復帰制御回路１５３に入力されない場合には、書換シーケンサ１５１は、最後のソース線（ＳＬｋ）までの書換電圧の印加を終了させる。時間ｔ１５は、書換中断要求信号Ｓ３が書換動作中に入力されたソース線の次に選択されるべきソース線の書換電圧の印加開始から最後のソース線（ＳＬｋ）の書換電圧の印加終了までの時間を示す。

図６は、半導体装置１００が書換モードＭ１５に入っており、選択されている最後のソース線ＳＬｋに書換電圧が印加されている最中に、書換中断要求信号Ｓ３がタイミングＩ４で書換中断／復帰制御回路１５３に入力された場合の半導体装置１００の動作モードを示す。最後のソース線ＳＬｋが選択されている場合に、書換中断要求信号Ｓ３が入力されても、選択されている最後のソース線の書換期間が終了するまで、書換中断／復帰制御回路１５３は書換シーケンサ１５１に書換電圧を印加させ続ける。半導体装置１００は、当該書換期間、書換電圧を印加した後に、書換中断／復帰制御回路１５３が書換電圧の印加を停止し、書換電圧印加停止フラグＳ５を非アクティブにし、制御部１４０に非アクティブな書換電圧印加停止フラグＳ５を出力する。なお、この場合には、書換中断／復帰制御回路１５３は、ソース線の識別情報Ｓ９を書換情報保持回路１５４に出力しないので、書換情報保持回路１５４は新たな情報を記憶することはない。また、非アクティブな書換電圧印加停止フラグＳ５を受信した制御部１４０は、書換中断要求信号を発生した新たな情報の書込が終了してから書換モードＭ１６を開始し、書換中断要求信号によって中断していた情報のベリファイ動作を書換モードＭ１６の間に完了させる。

図７は、半導体装置１００が書換モードＭ１７に入っており、選択されている最後のソース線ＳＬｋに対する書換電圧の印加が終了した後に、書換中断要求信号Ｓ３がタイミングＩ５で書換中断／復帰制御回路１５３に入力された場合の半導体装置１００の動作モードを示す。半導体装置１００は、書換電圧印加停止フラグＳ５を非アクティブにし、制御部１４０に非アクティブな書換電圧印加停止フラグＳ５を出力する。また、この場合にも、書換中断／復帰制御回路１５３は、ソース線の識別情報Ｓ９を書換情報保持回路１５４に出力しないので、書換情報保持回路１５４は新たな情報を記憶することはない。また、非アクティブな書換電圧印加停止フラグＳ５を受信した制御部１４０は、書換中断要求信号を発生した新たな情報の書込が終了してから書換モードＭ１８を開始し、書換中断要求信号によって中断していた情報のベリファイ動作を書換モードＭ１８の間に完了させる。

（実験例）
図８は、上述した動作を実行可能な半導体装置１００のコードフラッシュ領域（Ｎｏ．１）及びデータフラッシュ領域（Ｎｏ．２）における所要時間を計測した結果を示す。所要時間は２種類の時間で示されている。２種類の時間の１つ目は、サスペンド応答時間（ｓｕｓｐｅｎｓｉｏｎ ｒｅｓｐｏｎｓｅ ｔｉｍｅ）である。サスペンド応答時間とは、書換モードにある情報に対して書換中断要求信号Ｓ３が出力されてから、選択されているソース線に対しての書換電圧の印加が完了し、中断処理が完了するまでの時間を示す。したがって、サスペンド応答時間は、他の情報によるコードフラッシュ領域またはデータフラッシュ領域への書換を禁止する書換禁止期間（中断処理時間）でもある。

図８の上段のコードフラッシュ領域（Ｎｏ．１）におけるサスペンド応答時間は、従来技術の半導体装置（ｐｒｉｏｒ ａｒｔｓ）では約１７００μｓであったが、本実施形態の半導体装置１００の実施例（ｗｏｒｋｉｎｇ ｅｘａｍｐｌｅｓ）では、約１２０μｓ以下であった。また、図８の下段のデータフラッシュ領域（Ｎｏ．２）におけるサスペンド応答時間は、従来技術の半導体装置（ｐｒｉｏｒ ａｒｔｓ）では約３００μｓであったが、本実施形態の半導体装置１００の実施例（ｗｏｒｋｉｎｇ ｅｘａｍｐｌｅｓ）では、約１２０μｓ以下であった。したがって、本実施形態の半導体装置１００は、不揮発性メモリにおけるサスペンド応答時間を大幅に短縮することが可能になった。

２種類の時間の２つ目は、書込動作／消去動作の増加時間（ｉｎｃｒｅａｓｉｎｇ ｔｉｍｅ ｆｏｒ ｗｒｉｔｅ／ｅｒａｓｅ）である。書込動作／消去動作の増加時間とは、選択されているソース線に対しての書換電圧の印加が完了してから、中断処理が完了し、書換復帰要求信号Ｓ４が発生し、書換復帰処理が完了するまでの時間である。

図８の上段のコードフラッシュ領域（Ｎｏ．１）における書込動作／消去動作の増加時間は、従来技術の半導体装置（ｐｒｉｏｒ ａｒｔｓ）では約１７００μｓであったが、本実施形態の半導体装置１００の実施例（ｗｏｒｋｉｎｇ ｅｘａｍｐｌｅｓ）では、約８０μｓ以下であった。また、図８の下段のデータフラッシュ領域（Ｎｏ．２）における書込動作／消去動作の増加時間は、従来技術の半導体装置（ｐｒｉｏｒ ａｒｔｓ）では約３００μｓであったが、本実施形態の半導体装置１００の実施例（ｗｏｒｋｉｎｇ ｅｘａｍｐｌｅｓ）では、約７０μｓ以下であった。したがって、本実施形態の半導体装置１００は、不揮発性メモリにおける書込動作／消去動作の増加時間を大幅に短縮することが可能になった。

上述した本実施形態に係る半導体装置１００によれば、フラッシュメモリ等の不揮発性メモリセルアレイ１５２領域に書込動作および／または消去動作の競合が発生した場合であっても、書換禁止期間を大幅に短縮することが可能になる。すなわち、書込動作および／または消去動作の中断処理時間（サスペンド応答時間）を大幅に短縮することが可能になる。また、書込動作および／または消去動作の中断処理によって生じる、書込動作および／または消去動作の増加時間を大きく抑制することが可能になる。

また、上述した本実施形態に係る半導体装置１００によれば、一度選択されたソース線に対する消去電圧または書込電圧を書換中断要求信号の発生とは無関係に、所定の期間、印加し続ける。したがって、不揮発性メモリセルアレイ１５２領域は不要なストレスを受けることがなくなるので、不揮発性メモリセルアレイ１５２領域で保証されている消去電圧または書込電圧の印加回数を無駄に使用することがなくなる。

さらに、上述した本実施形態に係る半導体装置１００によれば、従来技術で制限されていた高速な中断処理動作の使用回数の制限を撤廃することが可能になる。

さらに、上述した本実施形態に係る半導体装置１００によれば、書換中断要求信号が短時間で繰り返し発生しても、本実施形態に係る半導体装置１００は選択されたソース線の消去動作または書込動作を終了してから、次の書換中断要求信号を受け付ける。したがって、本実施形態に係る半導体装置１００は中断処理を繰り返しても、書換られるべき情報の書換動作を継続して進行させていくことが可能になるように構成されている。

さらに、上述した本実施形態に係る半導体装置１００によれば、書換中断要求に対応するために制御部１４０を複数搭載する必要がないので、半導体装置１００の面積増加およびコスト増加を抑制することが可能になる。

（実施形態１の変形例）
上述した実施形態では、コードフラッシュ領域の書換動作中に、データフラッシュ領域への書換動作が発生する場合を主にして、本実施形態に係る半導体装置１００の動作を説明した。しかし、本実施形態に係る半導体装置１００の中断処理動作は、不揮発性メモリセルアレイ１５２の領域には依存しない。

図９は、本実施形態に係る半導体装置１００の中断処理動作が、不揮発性メモリセルアレイ１５２の領域に依存しないことを示す図である。上述してきたように、図９における別フラッシュ領域とは、コードフラッシュ領域とデータフラッシュ領域との間で書込動作及び消去動作の割り込みが可能であるか否かを示している。図９は、書込サスペンド状態において、別フラッシュ領域における書込動作及び消去動作が可能であることを示している。さらに、図９は、消去サスペンド状態において、別フラッシュ領域における書込動作及び消去動作が可能であることを示している。

図９における同一フラッシュ領域とは、コードフラッシュ領域またはデータフラッシュ領域の中において書込動作及び消去動作の割り込みが可能であるか否かを示している。図９は、書込サスペンド状態において、同一フラッシュ領域における書込動作及び消去動作が可能であることを示している。さらに、図９は、消去サスペンド状態において、同一フラッシュ領域における書込動作及び消去動作が可能であることを示している。

図１０は、同一フラッシュ領域において、情報Ａの書換（書込／消去）動作中に、情報Ａよりも優先度が高い情報Ｂの書換（書込／消去）動作の割り込みが発生した場合の有効データ（次に選択されるべきソース線の識別情報）の使用及び保持状況を示す図である。

図１０の上段から説明すると、最初に半導体装置１００は読出モードにある。次に情報Ａの書込および／または消去の割り込みが発生すると、半導体装置１００は情報Ａの書込／消去モードに移行する。その後、半導体装置１００は書込／消去電圧の印加状態になると、書込／消去電圧が印加されているソース線の次に選択されるべきソース線の識別情報が有効データ（Ａ）として発生する。ここで、情報Ａの書込および／または消去の割り込みが発生すると、半導体装置１００は情報Ａの書込／消去を中断する。また、情報Ａの書込／消去を中断する場合には、有効データ（Ａ）を書換情報保持回路１５４に退避し、情報Ａの書込／消去の復帰動作に備える。

図１０において、有効データ（Ａ）が書換情報保持回路１５４に退避されると、半導体装置１００は読出モードに一旦移行し、その後、情報Ｂの書込／消去モードに移行する。そして、情報Ｂの書込／消去電圧が印加されるソース線に関する有効データ（Ｂ）に従って、半導体装置１００は情報Ｂの書込／消去電圧を最後のソース線まで印加し、書込／消去動作を終了させる。書換シーケンサ１５１には有効データ（Ｂ）が残らず、有効データ（Ａ）は書換情報保持回路１５４に退避されている。

図１０において、情報Ｂの書込／消去動作が終了すると、半導体装置１００は読出モードに一旦移行し、その後、情報Ａの書込／消去モードに復帰する。半導体装置１００が情報Ａの書込／消去モードに復帰すると、半導体装置１００は書換情報保持回路１５４に退避されている有効データ（Ａ）を読み出して、情報Ａの書込／消去モードを再開する。半導体装置１００が有効データ（Ａ）を使用して書込／消去電圧の印加を再開すると、半導体装置１００は情報Ａの書込／消去電圧を最後のソース線まで印加し、書込／消去動作を終了させる。また、書換情報保持回路１５４に退避されている有効データ（Ａ）が読み出されると、書換情報保持回路１５４に退避されている有効データは消去される。半導体装置１００は書込／消去動作を終了すると、読出モードに移行し、不揮発性メモリに記憶されているファームウェアにしたがって、制御動作を開始または継続する。

上述したように、有効データ（Ｂ）は、情報Ａの書換領域以外のソース線を示すことが可能である。したがって、有効データ（Ａ）と有効データ（Ｂ）は、同一のフラッシュメモリの異なる領域のソース線を示す識別情報として利用することが可能になる。すなわち、不揮発性メモリ１５０内に書換情報保持回路１５４を配置することによって、書込動作／消去動作が中断されている領域とは異なる他の領域に対する書込動作／消去動作が実行可能となる。ここにおける当該領域および当該他の領域とは、不揮発性メモリセルアレイ１５２の中の任意の領域を意図している。

（実施形態２）
図１１は実施形態２に係る半導体装置２００の構成の一例を示すブロック図である。実施形態１に係る半導体装置１００と異なる点は、書換情報保持回路１５４の代わりに、書換制御回路１５５及びＯＲ回路１５６が不揮発性メモリ１５０’に追加されたことである。また、書換中断／復帰制御回路１５３’は、書換中断／復帰制御回路１５３の機能に加えて、書換制御回路１５５に書換停止フラグＳ１０を出力する機能をさらに備える。

書換中断／復帰制御回路１５３’は、実施形態１に係る書換中断／復帰制御回路１５３と同様に、制御部１４０から書換中断要求信号Ｓ３を入力して書換中断処理を実行する。また、書換中断／復帰制御回路１５３’は、書換電圧の印加を停止すると書換電圧印加停止フラグＳ５を制御部１４０に出力する。そして、書換動作を一時的に中断した後に、書換中断／復帰制御回路１５３’は、書換電圧印加停止を示す情報をアクティブにした書換電圧印加開始／停止信号Ｓ６ａを、ＯＲ回路１５６を介して、書換電圧印加開始／停止信号Ｓ６として書換シーケンサ１５１に出力する。さらに、書換動作を一時的に中断した後に、書換中断／復帰制御回路１５３’は、書換停止フラグＳ１０を書換制御回路１５５に出力する。また、書換中断／復帰制御回路１５３’は、制御部１４０から書換復帰要求信号Ｓ４が入力されると、書換中断復帰処理を実行する。

書換制御回路１５５は、書換中断／復帰制御回路１５３’から書換停止フラグＳ１０が入力されると、新たな割り込みに係る情報を不揮発性メモリセルアレイ１５２に書き込むために書込／消去動作を実行する。書込電圧の印加と停止は、書換電圧印加開始／停止信号Ｓ６ｂを、ＯＲ回路１５６を介して、書換電圧印加開始／停止信号Ｓ６として書換シーケンサ１５１に出力することによって実行される。また、書換シーケンサ１５１から、ソース線の識別情報が書換制御回路１５５及び書換中断／復帰制御回路１５３’に入力される。

上述した実施形態２に係る半導体装置２００の構成によれば、書換情報保持回路１５４の代わりに、書換電圧を印加できる制御回路を２セット備えることが可能になる。したがって、サスペンド要求が発生した場合に、書換電圧を印加中の制御回路を一時停止させ、サスペンド要求が発生した不揮発性メモリセルアレイ１５２の他の領域への書込動作／消去動作には別の制御回路を使用することが可能になる。

（実施形態３）
実施形態３に係る半導体装置は、選択中のソース線に書換電圧を印加中に書換中断要求信号Ｓ３が入力された場合には、当該ソース線に対する書換電圧の印加を中止し、当該ソース線に対して印加されるべきであった書換電圧の残り時間情報を書換情報保持回路１５４に記憶する。なお、書換情報保持回路１５４には、選択中のソース線の識別情報も書換電圧の残り時間情報と対応付けられて記憶される。例えば、選択中のソース線に書換電圧が印加されるべき予め定められた時間から、書換中断要求信号Ｓ３の入力によって書換電圧の印加が中断されるまでの時間を差し引いた時間を、書換電圧の残り時間とすることが可能である。したがって、実施形態３に係る半導体装置は、選択中のソース線に対する書換電圧の印加中に書換中断要求信号Ｓ３が入力された場合には、選択中のソース線に対する書換電圧の印加を完了せずに、印加途中で書換動作を停止する。そして、書換復帰要求信号Ｓ４が入力されると、実施形態３に係る半導体装置は、書換電圧を停止したソース線を選択して書換電圧の残り時間だけ書換電圧を印加して当該ソース線に対する書換動作を完了させる。また、書換電圧の残り時間は、半導体装置が動作しているクロックを最小単位としてカウントするように構成されることも可能である。

上述した実施形態３に係る半導体装置によれば、フラッシュメモリ等の不揮発性メモリセルアレイ１５２領域に書込動作および／または消去動作の競合が発生した場合であっても、書換禁止期間を大幅に短縮することが可能になる。すなわち、書込動作および／または消去動作の中断処理時間（サスペンド応答時間）を大幅に短縮することが可能になる。また、書込動作および／または消去動作の中断処理によって生じる、書込動作および／または消去動作の増加時間を大きく抑制することが可能になる。

また、上述した実施形態３に係る半導体装置によれば、一度選択されたソース線に対する消去電圧または書込電圧を分割して、予め定められた所定の期間、印加することが可能になる。したがって、不揮発性メモリセルアレイ１５２領域は不要なストレスを受けることがなくなるので、不揮発性メモリセルアレイ１５２領域で保証されている消去電圧または書込電圧の印加回数を無駄に使用することがなくなる。

さらに、上述した実施形態３に係る半導体装置１００によれば、従来技術で制限されていた高速な中断処理動作の使用回数の制限を撤廃することが可能になる。

さらに、上述した実施形態３に係る半導体装置１００によれば、書換中断要求信号が短時間で繰り返し発生しても、選択されたソース線の消去動作または書込動作を途中で中断してから、次の書換中断要求信号を受け付け、中断した動作から継続して消去動作または書込動作を完了する。したがって、本実施形態に係る半導体装置１００は中断処理を繰り返しても、書換られるべき情報の書換動作を後戻りさせることなく進行させていくことが可能になるように構成されている。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、例えば、上記の実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、上記の実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１００、２００ 半導体装置
１４０ 制御部
１５０、１５０’ 不揮発性メモリ
１５１ 書換シーケンサ
１５２ 不揮発性メモリセルアレイ
１５３、１５３’ 書換中断／復帰制御回路
１５４ 書換情報保持回路
１５５ 書換制御回路
１５６ ＯＲ回路

Claims (6)

1. 電気的に書込可能または消去可能な不揮発性メモリと、前記不揮発性メモリの書込動作と消去動作のモード制御を実行する制御回路を有する半導体装置であって、
   前記不揮発性メモリは、
   書込動作および消去動作の少なくともいずれか一方を含む書換動作の中断を要求する前記制御回路からの中断要求信号に応答し、書込電圧または消去電圧の印加を中断する動作、及び、前記書換動作の中断からの復帰を要求する前記制御回路からの復帰要求信号に応答し、書込電圧または消去電圧の印加の中断から復帰する動作を制御し、並びに、書込電圧または消去電圧の電圧印加停止時に電圧印加停止フラグを前記制御回路に出力する書換中断・復帰制御回路と、
   中断要求信号の応答時に書込電圧が印加されている選択線を識別するためのソース線の識別情報、又は、中断要求信号の応答時に消去電圧が印加されている選択線を識別するためのソース線の識別情報を保持する書換情報保持回路と、を備え、
   前記制御回路は、前記不揮発性メモリが書込モードまたは消去モードにある場合の中断要求信号に応答し、書換の中断要求信号を前記書換中断・復帰制御回路に送信し、及び、中断要求信号によって中断された前記不揮発性メモリの書込モードまたは消去モードの復帰要求信号に応答し、前記書換中断・復帰制御回路から出力される前記電圧印加停止フラグがアクティブな場合に前記書換中断・復帰制御回路へ書換の復帰要求信号を出力する半導体装置。
2. 前記書換中断・復帰制御回路は、
   書込モードまたは消去モードにおいて、選択されるべき最初の選択線に書込電圧または消去電圧を印加する前に前記中断要求信号を受信する場合には、
   前記最初の選択線を選択し、前記最初の選択線に対する書込電圧または消去電圧の印加が完了した後に書込モードまたは消去モードを中断させ、電圧印加停止フラグをアクティブにして前記制御回路に出力し、
   書込モードまたは消去モードにおいて、選択されるべき最後の選択線以外の選択線に書込電圧または消去電圧を印加中に前記中断要求信号を受信する場合には、
   前記選択線に対する書込電圧または消去電圧の印加が完了した後に書込モードまたは消去モードを中断させ、前記電圧印加停止フラグをアクティブにして前記制御回路に出力し、
   書込モードまたは消去モードにおいて、選択されるべき最後の選択線に書込電圧または消去電圧を印加中に前記中断要求信号を受信する場合には、
   前記最後の選択線に対する書込電圧または消去電圧の印加が完了した後に書込モードまたは消去モードを中断させ、前記電圧印加停止フラグを非アクティブにして前記制御回路に出力し、
   書込モードまたは消去モードにおいて、選択されるべき最後の選択線に書込電圧または消去電圧を印加後に前記中断要求信号を受信する場合には、
   前記電圧印加停止フラグを非アクティブにして前記制御回路に出力する請求項１に記載の半導体装置。
3. 書込モードまたは消去モードにおいて、選択されるべき最初の選択線に書込電圧または消去電圧を印加する前に前記書換中断・復帰制御回路が前記中断要求信号を受信する場合には、
   前記書換中断・復帰制御回路が、前記最初の選択線を選択し、前記最初の選択線に対する書込電圧または消去電圧の印加が完了した後に、前記書換情報保持回路は、前記最初の選択線の次に選択されるべき選択線の識別情報を前記書換中断・復帰制御回路から受信して記憶し、
   書込モードまたは消去モードにおいて、選択されるべき最後の選択線以外の選択線に書込電圧または消去電圧を印加中に前記書換中断・復帰制御回路が前記中断要求信号を受信する場合には、
   前記書換中断・復帰制御回路が、前記選択線に対する書込電圧または消去電圧の印加が完了した後に、前記書換情報保持回路は、前記選択線の次に選択されるべき選択線の識別情報を前記書換中断・復帰制御回路から受信して記憶し、
   前記書換中断・復帰制御回路が前記制御回路から前記書換の前記復帰要求信号を受信する場合に、前記書換中断・復帰制御回路は、
   前記書換情報保持回路から次に選択されるべき選択線の前記識別情報を読み出し、
   前記識別情報によって示される次に選択されるべき選択線を選択し、
   前記選択線に書込電圧または消去電圧を印加する請求項１に記載の半導体装置。
4. 前記書換情報保持回路は、前記書込電圧が印可されるソース線の識別情報に加えて、前記ソース線に対して印可されるべきであった書込電圧の残り時間情報を記憶し、または、
   前記書換情報保持回路は、前記消去電圧が印可されるソース線の識別情報に加えて、前記ソース線に対して印可されるべきであった消去電圧の残り時間情報を記憶し、
   前記書換中断・復帰制御回路が前記復帰要求信号を受信すると、前記書込電圧が印可されるソース線の識別情報又は前記消去電圧が印可されるソース線の識別情報によって示される選択線を選択し、前記印可されるべきであった書込電圧の残り時間情報又は前記印可されるべきであった消去電圧の残り時間情報から前記選択線に印加されるべき残り時間の間、前記書込電圧又は消去電圧を前記選択線に印加する請求項１に記載の半導体装置。
5. 前記選択線は、前記不揮発性メモリのソース線であり、前記ソース線は複数あり、複数の前記ソース線のそれぞれは異なる記憶領域に対応する請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記選択線には、前記不揮発性メモリのビット線がさらに含まれる請求項５に記載の半導体装置。