JP5340135B2 - 不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法 - Google Patents
不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法 Download PDFInfo
- Publication number
- JP5340135B2 JP5340135B2 JP2009293400A JP2009293400A JP5340135B2 JP 5340135 B2 JP5340135 B2 JP 5340135B2 JP 2009293400 A JP2009293400 A JP 2009293400A JP 2009293400 A JP2009293400 A JP 2009293400A JP 5340135 B2 JP5340135 B2 JP 5340135B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- data
- state
- semiconductor memory
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Software Systems (AREA)
Description
本発明は、不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法に関する。
フラッシュメモリは、データの書き換えが可能な不揮発性半導体記憶装置であるが、１バイト単位でイレース状態（例えば“１”状態）からプログラム状態（例えば“０”状態）にすることはできるが、消去することはできず、予めブロック単位でデータを消去してから更新データを書き込む必要がある。
特許文献１には、フラッシュメモリの全消去の前に、書き換え不要なエリアの情報を一時退避するレジスタを設けることが記載されている。また、特許文献２には、外部から転送された実行プログラムを第１のＲＡＭにロードした後に、ＣＰＵの空き時間を利用して、フラッシュメモリに移し、フラッシュメモリで制御を行うことが記載されている。さらに、特許文献３には、旧データの変更部分をフラッシュメモリからＲＡＭへコピーし、ＲＡＭ上で書き換えたプログラムをフラッシュメモリに戻すことが記載されている。
従来のフラッシュメモリを含むシステムにおいて、ＲＡＭは、全てフラッシュメモリの外部にあり、外部のバスを介してフラッシュメモリと接続されていた。このため、フラッシュメモリのデータの書き換えには、フラッシュメモリからＲＡＭへのコピー処理、フラッシュメモリのイレース処理、およびＲＡＭからフラッシュメモリへの書き戻し処理が必要であり、さらに、これらの処理のためのコマンド発行が必要であった。従って、フラッシュメモリのデータの書き換えには、これらの全ての処理を実行する時間が必要であった。
図３は、従来の不揮発性半導体記憶システムのハードウェア構成を示すブロック図である。不揮発性半導体記憶装置１０１は、記憶領域と、コントローラ１０３とを内蔵している。記憶領域は、データを記憶するための領域であり、ブロックに分割されていて、記憶されているデータの更新（書き換え）はブロック毎に行う。コントローラ１０３は、不揮発性半導体記憶装置１０１の動作を制御する。例えば、コントローラ１０３は、記憶領域のブロック１０２内の各セルの状態が、プログラム状態（例えば“０”状態）であるのか、イレース状態（例えば“１”状態）であるのかを判定する機能を有している。
不揮発性半導体記憶装置１０１には、ＭＰＵ１０５が接続されている。ＭＰＵ１０５は、プロセッサ１０６と、ＲＡＭ１０７とを内蔵している。ただし、ＲＡＭ１０７は、必ずしもＭＰＵ１０５に内蔵されている必要はなく、ＭＰＵ１０５および不揮発性半導体記憶装置１０１の外部にあってもよい。プロセッサ１０６は、不揮発性半導体記憶装置１０１内のコントローラ１０３と通信して、データ更新動作を制御する。例えば、プロセッサ１０６は、コントローラ１０３にイレース開始命令を送る。ＲＡＭ１０７には、不揮発性半導体記憶装置１０１内の更新しようとするデータを含むブロック１０２のデータがコピーされ、ここでデータの更新が行われる。
図４は、従来の不揮発性半導体記憶装置１０１に記憶されていたデータを更新する際の処理手順を示すフローチャートである。まず、ステップＳ１０１で、不揮発性半導体記憶装置１０１の記憶領域のうち、更新しようとするデータを含むブロック１０２内のデータを全て、不揮発性半導体記憶装置１０１の外部の、ＭＰＵ１０５内のＲＡＭ１０７にコピー（退避）する。次に、ステップＳ１０２で、ＲＡＭ１０７にコピーしたデータのうち、必要な部分を更新する。次に、ステップＳ１０３で、不揮発性半導体記憶装置１０１の記憶領域の該当ブロック１０２内のデータを全てイレースする。最後に、ステップＳ１０４で、ＭＰＵ１０５のＲＡＭ１０７内の更新したデータを含むブロック全体のデータを、不揮発性半導体記憶装置１０１の記憶領域の該当ブロック１０２に書き戻す。
図５は、図４内のステップＳ１０３におけるイレース処理の詳細な過程を示すフローチャートである。イレース処理は、プリプログラム過程、イレース過程、ポストプログラム過程に分かれている。
プリプログラム過程においては、該当ブロック１０２内のイレース状態（例えば“１”状態）のセルを全てプログラム状態（例えば“０”状態）にする。このため、まず、ステップＳ３０１で、該当ブロック１０２の先頭アドレスから順に、各セルの状態が、プログラム状態であるのか、イレース状態であるのかをチェック（ベリファイ）する。次に、ステップＳ３０２で、チェックしたセルの状態に応じて分岐を行う。すなわち、セルの状態がプログラム状態であれば（ＮＯ）、ステップＳ３０４に進む。セルの状態がイレース状態であれば（ＹＥＳ）、ステップＳ３０３に進む。ステップＳ３０３では、イレース状態のセルにプログラムストレスをかけ、プログラム状態にする。ステップＳ３０４では、プリプログラム処理がブロック１０２の最終アドレスまで済んだかどうかを判断する。済んでいないのであれば（ＮＯ）、ステップＳ３０１に戻り、次のアドレスのセルのプリプログラム処理を行う。最終アドレスまで済んだのであれば（ＹＥＳ）、次のイレース過程のステップＳ３０５に進む。
イレース過程のステップＳ３０５では、ブロック１０２内の全てのセルをイレースし、かつ正常なイレース状態になったかどうかをチェック（ベリファイ）する。イレース過程が終了したら、次のポストプログラム過程のステップＳ３０６に進む。
ポストプログラム過程においては、ブロック１０２内のイレースされている全てのセルについて、閾値電圧Ｖｔを均一化する。このため、まず、ステップＳ３０６で、ブロック１０２の先頭アドレスから順に、各セルにポストプログラムストレス（ポストプログラム電圧）をかけ、各セルの閾値電圧Ｖｔを均一化する。さらに、正常な閾値電圧Ｖｔになったかどうかをチェック（ベリファイ）する。次に、ステップＳ３０７で、ポストプログラム処理（閾値電圧Ｖｔの均一化）がブロック１０２内の最終アドレスまで済んだかどうかを判断する。済んでいないのであれば（ＮＯ）、ステップＳ３０６に戻り、次のアドレスのセルのポストプログラム処理を実行する。最終アドレスまで済んだのであれば（ＹＥＳ）、ポストプログラム過程を終了し、かつイレース処理全体（図４におけるステップＳ１０３）を終了する。
従来のフラッシュメモリの書き換え処理は、まずフラッシュメモリから外部のＲＡＭへ該当ブロックのデータをコピーし、次にＲＡＭのデータを更新し、次にフラッシュメモリの該当ブロックを消去し、最後にＲＡＭからフラッシュメモリに更新データを書き戻すものであった。このため、書き換え処理に時間がかかるという問題があった。
上記の課題を解決するために、本発明は、複数のセルを含むブロック毎にセルのデータの書き換えが可能な記憶領域と、書き換えようとするブロック内のセルのデータを退避するためのＲＡＭと、前記記憶領域およびＲＡＭの読み書きを制御するコントローラとを備えた不揮発性半導体記憶装置において、前記ブロック内のセルに記憶されていたデータの書き換え処理は、書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別して、イレース状態であれば、プログラム状態にするため、セルにプログラム電圧をかけるプリプログラム過程と、書き換えようとするブロック内の全てのセルをイレースするイレース過程と、イレースしたセルの閾値電圧を均一化するポストプログラム過程とを有していて、前記プリプログラム過程で、書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別するのと同時に、各セルの状態をＲＡＭへコピーし、前記イレース過程の間に、ＲＡＭのデータを書き換え、前記ポストプログラム過程で、ＲＡＭにある書き換えられたデータに基づいて、セルの書き換え後のデータがイレース状態に対応するデータであれば、セルのイレース後の閾値電圧を均一化するため、セルにポストプログラム電圧をかけ、セルの書き換え後のデータがプログラム状態に対応するデータであれば、セルをプログラム状態にするため、セルにプログラム電圧をかけることを特徴とする。
また、本発明は、上記の不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置と通信するＭＰＵとを備えていることを特徴とする不揮発性半導体記憶システムである。
また、本発明は、複数のセルを含むブロック毎にセルのデータの書き換えが可能な記憶領域と、書き換えようとするブロック内のセルのデータを退避するためのＲＡＭと、前記記憶領域およびＲＡＭの読み書きを制御するコントローラとを備えた不揮発性半導体記憶装置のデータ書き換え方法において、前記ブロック内のセルに記憶されていたデータの書き換え処理は、書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別して、イレース状態であれば、プログラム状態にするため、セルにプログラム電圧をかけるプリプログラム過程と、書き換えようとするブロック内の全てのセルをイレースするイレース過程と、イレースしたセルの閾値電圧を均一化するポストプログラム過程とを有していて、前記プリプログラム過程で、書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別するのと同時に、各セルの状態をＲＡＭへコピーし、前記イレース過程の間に、ＲＡＭのデータを書き換え、前記ポストプログラム過程で、ＲＡＭにある書き換えられたデータに基づいて、セルの書き換え後のデータがイレース状態に対応するデータであれば、セルのイレース後の閾値電圧を均一化するため、セルにポストプログラム電圧をかけ、セルの書き換え後のデータがプログラム状態に対応するデータであれば、セルをプログラム状態にするため、セルにプログラム電圧をかけることを特徴とする。
本発明による不揮発性半導体記憶装置は、ＲＡＭを内蔵し、かつ従来のイレース処理のプリプログラム過程の中のベリファイのステップと同時にＲＡＭへのコピー処理を行い、さらにイレース処理のポストプラグラム過程の中のポストプログラムストレスをかけるステップと同時にＲＡＭからの書き戻し処理を行う。
本発明は、不揮発性半導体記憶装置のデータを更新する際の外部処理の時間を削減し、不揮発性半導体記憶装置のデータ更新時間を飛躍的に短縮することができる。従って、不揮発性半導体記憶装置を含む不揮発性半導体記憶システムの性能を飛躍的に向上させることができるという効果を奏する。
図１は、本発明の一実施形態による不揮発性半導体記憶システムのハードウェア構成を示すブロック図である。不揮発性半導体記憶装置１は、記憶領域と、コントローラ３と、ＲＡＭ４とを内蔵している。記憶領域は、データを記憶するための領域であり、ブロックに分割されていて、記憶されているデータの更新（書き換え）は、ブロック毎に行う。コントローラ３は、不揮発性半導体記憶装置１の動作を制御する。例えば、コントローラ３は、記憶領域のブロック２内の各セルの状態が、プログラム状態（例えば“０”状態）であるのか、イレース状態（例えば“１”状態）であるのかを判定する機能を有している。ＲＡＭ４には、更新しようとするデータを含むブロック２のデータがコピー（退避）され、ここでデータの更新が行われる。
図１には示していないが、不揮発性半導体記憶装置１は、セルをプログラム状態にするためのプログラム電圧と、イレース後のセルの閾値電圧Ｖｔを均一化するためのポストプログラム電圧とを発生するレギュレータを有している。さらに、セルにかける電圧を切り換えるための電圧切換スイッチも有している。
不揮発性半導体記憶装置１には、ＭＰＵ５が接続されている。ＭＰＵ５は、プロセッサ６を内蔵している。プロセッサ６は、不揮発性半導体記憶装置１内のコントローラ３と通信して、データ更新動作を制御する。例えば、プロセッサ６は、コントローラ３に更新動作開始命令を送る。また、プロセッサ６は、不揮発性半導体記憶装置１内のＲＡＭ４に、データの更新情報（データのどのビットをどのような値に書き換えるのかを示す情報）を送る。
図２は、不揮発性半導体記憶装置１に記憶されていたデータを更新する際の処理手順を示すフローチャートである。データ更新処理は、プリプログラム過程、イレース過程、ポストプログラム過程に分かれている。
プリプログラム過程においては、更新しようとするデータを含むブロック２の全てのデータをＲＡＭ４にコピー（退避）すると共に、イレース状態のセルを全てプログラム状態にする。このため、まず、ステップＳ１で、ブロック２の先頭アドレスから順に、各セルの状態が、プログラム状態であるのか、イレース状態であるのかをチェック（ベリファイ）する。同時に、チェックしたセルの状態すなわち記憶されているデータをＲＡＭ４にコピーする。次に、ステップＳ２で、チェックしたセルの状態に応じて分岐を行う。すなわち、セルの状態がプログラム状態であれば（ＮＯ）、ステップＳ４に進む。セルの状態がイレース状態であれば（ＹＥＳ）、ステップＳ３に進む。ステップＳ３では、イレース状態のセルにプログラムストレス（プログラム電圧）をかけ、プログラム状態にする。ステップＳ４では、プリプログラム処理がブロック２の最終アドレスまで済んだかどうかを判断する。済んでいないのであれば（ＮＯ）、ステップＳ１に戻り、次のアドレスのセルのプリプログラム処理を行う。最終アドレスまで済んだのであれば（ＹＥＳ）、次のイレース過程のステップＳ５に進む。
イレース過程のステップＳ５では、ブロック２内の全てのセルをイレースし、かつ正常なイレース状態になったかどうかをチェック（ベリファイ）する。並行して、ＲＡＭ４にコピーしたデータを更新する。イレース過程が終了したら、次のポストプログラム過程のステップＳ６に進む。
ポストプログラム過程においては、ブロック２内のイレース状態のセルの閾値電圧Ｖｔを均一化する。同時に、データ更新によってプログラム状態にするべきセルについては、プログラム電圧をかけて、データの書き込みを行う。イレース後の閾値電圧Ｖｔを均一化するためのポストプログラム電圧と、セルをプログラム状態にするためのプログラム電圧とは異なるが、これらの電圧は、レギュレータによって発生する。また、セルにかける電圧の切り換えは、ＲＡＭ４のデータを参照して、更新後の各セルの状態に応じて、電圧切換スイッチによって行う。
まず、ステップＳ６で、ブロック２の先頭アドレスから順に、各セルにストレスをかける。このとき、ＲＡＭ４に記憶されている更新後のデータを参照し、セルの更新後のデータがイレース状態に対応するデータであれば、セルのイレース後の閾値電圧Ｖｔを均一化するため、セルにポストプログラム電圧をかけ、さらに正常な閾値電圧Ｖｔになったかどうかをチェック（ベリファイ）する。セルの更新後のデータがプログラム状態に対応するデータであれば、セルをプログラム状態にするため、セルにプログラム電圧をかける。次に、ステップＳ７で、ポストプログラム処理（ポストプログラム電圧またはプログラム電圧の印加）がブロック２内の最終アドレスのセルまで済んだかどうかを判断する。済んでいないのであれば（ＮＯ）、ステップＳ６に戻り、次のアドレスのセルのポストプログラム処理を行う。最終アドレスのセルまで済んだのであれば（ＹＥＳ）、ポストプログラム過程を終了し、かつデータ更新処理全体を終了する。
本発明においては、ＲＡＭへのコピー処理を、プリプログラム過程の中のベリファイと同時に行う。また、ＲＡＭからの書き戻し処理を、ポストプログラム過程の中のポストプログラムストレス（ポストプログラム電圧）の印加と同時に行う。これにより、データ更新時間を飛躍的に短縮することができる。すなわち、従来、データ更新＝ＲＡＭへのコピー処理＋イレース処理＋ＲＡＭからの書き戻し処理であったものが、本発明では、データ更新＝イレース処理のみとなる。さらに、ＲＡＭを不揮発性半導体記憶装置に内蔵したので、不揮発性半導体記憶装置１とＭＰＵ５の間でのコマンド発行も削減される。
例えば、ブロックが５１２ワードで、従来のコピー処理に要する時間が１ワード当たり６５ｎｓで、コマンド発行に要する時間が１ワード当たり６５ｎｓで、書き戻し処理に要する時間が１ワード当たり５００ｎｓであったとすると、本発明によって短縮されるデータ更新時間は、
コピー処理：６５ｎｓ×５１２＝３３μｓ
コマンド発行：６５ｎｓ×５１２＝３３μｓ
書き戻し処理：５００ｎｓ×５１２＝２５６μｓ
なので、合計３２２μｓとなる。ブロックが３２Ｋワードであれば、３２２μｓ×（３２Ｋ／５１２）＝約２０ｍｓ短縮することができる。
コピー処理：６５ｎｓ×５１２＝３３μｓ
コマンド発行：６５ｎｓ×５１２＝３３μｓ
書き戻し処理：５００ｎｓ×５１２＝２５６μｓ
なので、合計３２２μｓとなる。ブロックが３２Ｋワードであれば、３２２μｓ×（３２Ｋ／５１２）＝約２０ｍｓ短縮することができる。
１ 不揮発性半導体記憶装置
２ ブロック
３ コントローラ
４ ＲＡＭ
５ ＭＰＵ
６ プロセッサ
２ ブロック
３ コントローラ
４ ＲＡＭ
５ ＭＰＵ
６ プロセッサ
Claims (3)
- 複数のセルを含むブロック毎にセルのデータの書き換えが可能な記憶領域と、
書き換えようとするブロック内のセルのデータを退避するためのＲＡＭと、
前記記憶領域およびＲＡＭの読み書きを制御するコントローラと
を備えた不揮発性半導体記憶装置において、
前記ブロック内のセルに記憶されていたデータの書き換え処理は、
書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別して、イレース状態であれば、プログラム状態にするため、セルにプログラム電圧をかけるプリプログラム過程と、
書き換えようとするブロック内の全てのセルをイレースするイレース過程と、
イレースしたセルの閾値電圧を均一化するポストプログラム過程とを有していて、
前記プリプログラム過程で、書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別するのと同時に、各セルの状態をＲＡＭへコピーし、
前記イレース過程の間に、ＲＡＭのデータを書き換え、
前記ポストプログラム過程で、ＲＡＭにある書き換えられたデータに基づいて、セルの書き換え後のデータがイレース状態に対応するデータであれば、セルのイレース後の閾値電圧を均一化するため、セルにポストプログラム電圧をかけ、セルの書き換え後のデータがプログラム状態に対応するデータであれば、セルをプログラム状態にするため、セルにプログラム電圧をかける
ことを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置と通信するＭＰＵと
を備えていることを特徴とする不揮発性半導体記憶システム。 - 複数のセルを含むブロック毎にセルのデータの書き換えが可能な記憶領域と、
書き換えようとするブロック内のセルのデータを退避するためのＲＡＭと、
前記記憶領域およびＲＡＭの読み書きを制御するコントローラと
を備えた不揮発性半導体記憶装置のデータ書き換え方法において、
前記ブロック内のセルに記憶されていたデータの書き換え処理は、
書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別して、イレース状態であれば、プログラム状態にするため、セルにプログラム電圧をかけるプリプログラム過程と、
書き換えようとするブロック内の全てのセルをイレースするイレース過程と、
イレースしたセルの閾値電圧を均一化するポストプログラム過程とを有していて、
前記プリプログラム過程で、書き換えようとするブロック内の各セルの状態が、プログラム状態であるのか、イレース状態であるのかを判別するのと同時に、各セルの状態をＲＡＭへコピーし、
前記イレース過程の間に、ＲＡＭのデータを書き換え、
前記ポストプログラム過程で、ＲＡＭにある書き換えられたデータに基づいて、セルの書き換え後のデータがイレース状態に対応するデータであれば、セルのイレース後の閾値電圧を均一化するため、セルにポストプログラム電圧をかけ、セルの書き換え後のデータがプログラム状態に対応するデータであれば、セルをプログラム状態にするため、セルにプログラム電圧をかける
ことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009293400A JP5340135B2 (ja) | 2009-12-24 | 2009-12-24 | 不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法 |
| KR1020100024717A KR20110074405A (ko) | 2009-12-24 | 2010-03-19 | 불휘발성 반도체 기억 장치, 그것의 데이터 갱신 방법, 및 불휘발성 반도체 기억 시스템 |
| US12/945,230 US8406059B2 (en) | 2009-12-24 | 2010-11-12 | Nonvolatile semiconductor memory devices, data updating methods thereof, and nonvolatile semiconductor memory systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009293400A JP5340135B2 (ja) | 2009-12-24 | 2009-12-24 | 不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011134393A JP2011134393A (ja) | 2011-07-07 |
| JP5340135B2 true JP5340135B2 (ja) | 2013-11-13 |
Family
ID=44346958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009293400A Active JP5340135B2 (ja) | 2009-12-24 | 2009-12-24 | 不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5340135B2 (ja) |
| KR (1) | KR20110074405A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2729432B2 (ja) * | 1991-10-30 | 1998-03-18 | 三菱電機株式会社 | 電気的に書込消去可能な半導体記憶装置 |
| JPH09147581A (ja) * | 1995-11-21 | 1997-06-06 | Hitachi Ltd | 半導体記憶装置、及びデータ処理装置 |
| JP2007052558A (ja) * | 2005-08-16 | 2007-03-01 | Matsushita Electric Ind Co Ltd | フラッシュメモリ書換え装置、フラッシュメモリ書換え方法及びフラッシュメモリ書換えプログラム |
-
2009
- 2009-12-24 JP JP2009293400A patent/JP5340135B2/ja active Active
-
2010
- 2010-03-19 KR KR1020100024717A patent/KR20110074405A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110074405A (ko) | 2011-06-30 |
| JP2011134393A (ja) | 2011-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI389121B (zh) | 具有改良程式化準確性之快閃記憶體及相關方法 | |
| US9025390B2 (en) | Nonvolatile semiconductor memory device which performs improved erase operation | |
| KR20060012696A (ko) | 불량 블록 관리 기능을 가지는 플레시 메모리 장치 및플레시 메모리 장치의 불량 블록 관리 방법. | |
| KR20080064063A (ko) | 검증 성공된 메모리 셀에 대하여 재검증이 가능한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치 | |
| KR20120068192A (ko) | 플래시 메모리 장치 및 그 동작 방법 | |
| KR100967026B1 (ko) | 불휘발성 메모리 장치 및 그 캐쉬리드 방법 | |
| US7590793B2 (en) | Data access controlling method in flash memory and data access controlling program | |
| JP2008034089A (ja) | フラッシュメモリ装置と該プログラム方法及びメモリシステム | |
| US8085593B2 (en) | Method of inputting address in nonvolatile memory device and method of operating the nonvolatile memory device | |
| KR100898653B1 (ko) | 플래시 메모리 소자 및 프로그램 방법 | |
| JP5340135B2 (ja) | 不揮発性半導体記憶装置、不揮発性半導体記憶システム、および不揮発性半導体記憶装置のデータ書き換え方法 | |
| JP4101583B2 (ja) | 消去動作時間を短縮したフラッシュメモリ | |
| JP2010129154A (ja) | 不揮発性半導体記憶装置 | |
| JP5032137B2 (ja) | 半導体記憶装置 | |
| JP2004253093A (ja) | 半導体不揮発性記憶装置 | |
| TWI658471B (zh) | 快閃記憶體儲存裝置及其操作方法 | |
| US6898680B2 (en) | Minimization of overhead of non-volatile memory operation | |
| US8225051B2 (en) | Access control method for a memory, memory controller for controlling access to the memory, and data processing apparatus | |
| US11868654B2 (en) | Semiconductor device | |
| TWI420526B (zh) | 半導體裝置及用於該半導體裝置之控制方法 | |
| KR100960478B1 (ko) | 불휘발성 메모리 장치의 듀얼 플레인 카피백 방법 | |
| US8406059B2 (en) | Nonvolatile semiconductor memory devices, data updating methods thereof, and nonvolatile semiconductor memory systems | |
| JP2022040856A (ja) | メモリ制御装置及びメモリ制御方法 | |
| JP2000285092A (ja) | マイクロコンピュータ | |
| JPH11110304A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130806 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5340135 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |