JP7640239B2 - インターフェース回路並びにメモリ装置及びその動作方法 - Google Patents

インターフェース回路並びにメモリ装置及びその動作方法 Download PDF

Info

Publication number
JP7640239B2
JP7640239B2 JP2020152603A JP2020152603A JP7640239B2 JP 7640239 B2 JP7640239 B2 JP 7640239B2 JP 2020152603 A JP2020152603 A JP 2020152603A JP 2020152603 A JP2020152603 A JP 2020152603A JP 7640239 B2 JP7640239 B2 JP 7640239B2
Authority
JP
Japan
Prior art keywords
command
data processing
memory
circuit
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020152603A
Other languages
English (en)
Other versions
JP2021043975A (ja
Inventor
大 フン 羅
將 雨 李
政 燉 任
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2021043975A publication Critical patent/JP2021043975A/ja
Application granted granted Critical
Publication of JP7640239B2 publication Critical patent/JP7640239B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1615—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using a concurrent pipeline structrure
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Description

本発明は、インターフェース回路並びにメモリ装置及びその動作方法に関し、特に、コマンドを処理するインターフェース回路並びにメモリ装置及びその動作方法に関する。
半導体メモリ装置は、電源供給の中断時、保存されたデータを喪失する揮発性メモリ装置と、保存されたデータを喪失しない不揮発性メモリ装置とに分けられる。
揮発性メモリ装置は、読み取り／書き込み速度が速いものの、外部電源供給が中断されれば、保存された内容が消えてしまう。
一方、不揮発性メモリ装置は、読み取り／書き込み速度が揮発性メモリ装置に比べて遅いものの、外部電源供給が中断されても、その内容を保存する。
そして、フラッシュメモリのような不揮発性メモリは、大容量、低ノイズ、低電力などの長所によって、様々な分野におけるストレージデバイスとして広く利用される。
特に、フラッシュメモリに基づいて具現されたソリッドステートドライブ（ＳＳＤ）は、パーソナルコンピュータ、ノート型パソコン、ワークステーション、サーバシステムなどにおける大容量ストレージデバイスとして使われている。
一般的なＳＳＤ装置は、ＳＡＴＡインターフェース又は「ＰＣＩ－ｅｘｐｒｅｓｓ」インターフェースに基づいて、コンピューティングシステムと接続される。
しかし、近年、コンピューティングシステムで処理されるデータが増加するにつれて、ＳＳＤ装置と接続されたインターフェースのデータ帯域幅又は通信速度よりもデータ処理量が多くなり、データのボトルネック現象が生じる問題がある。
そのような現象は、コンピューティングシステムの性能を阻害する要因として作用し、前述した問題点を解決するための様々な性能向上技法が開発されている。
特開２００６－２５２７４７号公報
本発明は、上記従来のストレージデバイスにおける問題点に鑑みてなされたものであって、本発明の目的は、コマンドを処理してデータ通信にかかる時間を短縮し、メモリ装置の動作速度を向上させることができるインターフェース回路並びにメモリ装置及びその動作方法を提供することにある。
上記目的を達成するためになされた本発明によるインターフェース回路は、複数のメモリチップを含むメモリ装置に備えられるインターフェース回路であって、前記複数のメモリチップそれぞれに対応し、データ処理（ｄａｔａ ｏｐｅｒａｔｉｏｎ）コマンドと関連したコマンド情報を保存する複数のレジスタと、第１アドレス及び第１チップ選択信号の内の少なくとも一つによって、外部から入力される入力コマンド情報を、前記複数のレジスタの内の一つの選択されたレジスタに提供するように構成されるデマルチプレクサ回路と、第２アドレス及び第２チップ選択信号の内の少なくとも一つによって、前記複数のレジスタのうち、前記選択されたレジスタから出力コマンド情報を提供され、前記出力コマンド情報を出力するように構成されるマルチプレクサ回路と、を有し、前記複数のメモリチップは、第１メモリチップと、第２メモリチップと、を含み、前記複数のレジスタは、前記第１メモリチップに対応するコマンド情報を保存する第１レジスタと、前記第２メモリチップに対応するコマンド情報を保存する第２レジスタと、を含み、前記デマルチプレクサ回路は、前記第１メモリチップに対する第１データ処理コマンドが入力されることに応答して、前記第１データ処理コマンドと関連した第１コマンド情報を、前記第１レジスタに提供するように構成され、前記インターフェース回路は、前記第２メモリチップに対する第２データ処理の実行が完了することに応答して、前記第１データ処理コマンドに従って、前記第１メモリチップに対する第１データ処理が中断又は再開されるように構成され、前記マルチプレクサ回路は、前記第１メモリチップの選択を表すアドレス及びチップ選択信号の内の少なくとも一つの入力に応答して、前記第１レジスタに保存された前記第１コマンド情報を選択することにより出力するように構成され、前記第１アドレス及び前記第１チップ選択信号の内の少なくとも一つに基づいて、前記デマルチプレクサ回路の第１レジスタ選択を制御するためのデマルチプレクサ制御信号と、前記マルチプレクサ回路の第２レジスタ選択を制御するためのマルチプレクサ制御信号と、を生成するように構成される経路選択回路をさらに有し、前記経路選択回路は、アドレス比較回路及び制御信号生成回路を含み、前記アドレス比較回路は、前記複数のメモリチップの内の一つのメモリチップを判断して、判断されたメモリチップに基づいて、メモリチップ情報を前記制御信号生成回路に提供し、前記制御信号生成回路は、前記メモリチップ情報に基づいて、前記デマルチプレクサ制御信号及びマルチプレクサ制御信号を生成することを特徴とする。
上記目的を達成するためになされた本発明によるメモリ装置の動作方法は、第１メモリチップ及び第２メモリチップを含むメモリ装置の動作方法であって、第１コマンドの第１入力に応答して、前記第１メモリチップに対する第１データ処理を行うステップと、前記第１コマンドと関連した第１コマンド情報を、第１メモリチップに対応する第１レジスタに保存するステップと、前記第１データ処理を中断するステップと、第２コマンドの第２入力に応答して、前記第２メモリチップに対する第２データ処理を行うステップと、前記第２データ処理の実行が完了することに応答して、前記第１レジスタに保存された前記第１コマンド情報に基づいて追加的な再開（ｒｅｓｕｍｅ）コマンドの受信なしに、前記第１メモリチップ上で、前記第１データ処理の内、行われていない残りのデータ処理を行うステップと、を有し、前記残りのデータ処理を行うステップは、前記第１メモリチップの選択を表すアドレス及びチップ選択信号の内の少なくとも一つの第３入力に応答して、前記第１データ処理の内の前記残りのデータ処理を行うステップを含むことを特徴とする。
上記目的を達成するためになされた本発明によるメモリ装置は、第１メモリチップ及び第２メモリチップを含む複数のメモリチップと、前記複数のメモリチップそれぞれに対応する複数のコマンド情報を保存し、前記保存されたコマンド情報の内の少なくとも一つのコマンド情報を選択的に出力するように構成されるインターフェース回路と、第１選択信号及び第１コマンドに従って前記第１メモリチップに対する第１データ処理を実行し、前記第１データ処理の実行中に第２選択信号及び前記第２メモリチップに対する第２コマンドが入力されることに応答して前記第１メモリチップに対する前記第１データ処理を中断し、前記第２メモリチップに対する前記第２コマンドに対応する第２データ処理が実行されるように前記メモリ装置を制御し、前記第１選択信号が前記メモリ装置に入力されることに応答して前記複数のコマンド情報の内の前記インターフェース回路から受信した前記第１コマンドと関連する第１コマンド情報に基づいて前記第１メモリチップに対する前記第１データ処理の内の残りのデータ処理が実行されるように前記メモリ装置を制御するように構成される制御ロジックと、を有し、前記インターフェース回路は、前記複数のメモリチップそれぞれに対応するデータ処理コマンドを保存し、前記制御ロジックは、前記第１コマンドに基づいて、データ処理制御信号を生成し、前記データ処理制御信号に基づいて、前記第１データ処理の内の残りのデータ処理が行われるように前記メモリ装置を制御するように構成され、前記メモリ装置は、コマンド選択回路をさらに有し、前記コマンド選択回路は、前記インターフェース回路から受信した前記第１コマンド、及び前記メモリ装置の外部から入力される第３コマンドの内の一つのコマンドを選択して前記制御ロジックに出力し、前記制御ロジックは、選択されたコマンドに基づいて、前記データ処理制御信号を生成するように構成されることを特徴とする。
本発明に係るインターフェース回路並びにメモリ装置及びその動作方法によれば、インターフェース回路は、コマンドと関連したコマンド情報を複数のメモリチップそれぞれに対応する複数のレジスタに保存することができる。
特に、メモリインターリービング動作で、メモリ装置は、追加的なコマンドの入力なしに、中断されていたデータ処理を再開することができる。
したがって、追加的なコマンドの入力及び／又はデコーディングなどにかかる時間を短縮することができ、メモリ装置及び保存装置のデータ処理にかかる時間を短縮することができる。
さらに、データ通信にかかる時間を短縮することにより、メモリ装置及び保存装置の動作速度を向上させることができる。
本発明の実施形態によるデータ処理システムの概略構成を示すブロック図である。 本発明の実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明の他の実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明の実施形態によるインターフェース回路の概略構成を示すブロック図である。 本発明の実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。 本発明の実施形態によるメモリシステムの動作方法を説明するためのフローチャートである。 本発明の実施形態による経路選択回路の概略構成を示すブロック図である。 本発明の実施形態による経路選択回路の概略構成を示すブロック図である。 本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明の実施形態によるＳＳＤシステムの概略構成を示すブロック図である。
次に、本発明に係るインターフェース回路並びにメモリ装置及びその動作方法を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態によるデータ処理システム１０を示す。
データ処理システム１０は、ホスト１００及びメモリシステム４００を含み、メモリシステム４００は、メモリコントローラ２００及びメモリ装置３００を含む。
データ処理システム１０は、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブルコンピュータ、ウェブタブレット、無線電話機、モバイルフォン、スマートフォン、イーブック、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、携帯型ゲーム機、ナビゲーション装置、ブラックボックス、及びデジタルカメラのような様々なコンピュータシステムの内の一つに適用される。
ホスト１００、メモリコントローラ２００、及びメモリ装置３００それぞれは、一つのチップ、一つのパッケージ、又は一つのモジュールなどとして提供される。
しかし、それらに制限されるものではなく、例えば、メモリコントローラ２００は、メモリ装置３００と共にメモリシステム４００、又は単一のチップ、単一のパッケージ、単一のモジュールなどのストレージデバイスとして提供され得る。
また、メモリシステム４００は、ＰＣカード、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ／ＳＭＣ）、メモリスティック（登録商標）、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などを構成する。
他の例として、メモリシステム４００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ／Ｄｒｉｖｅ）を構成することも可能である。
ホスト１００は、メモリコントローラ２００にデータ処理要請ＲＥＱ及びアドレスＡＤＤＲを送信し、メモリコントローラ２００とデータＤＡＴＡを交換する。
例示的には、ホスト１００は、メモリコントローラ２００と、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）プロトコル、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ－Ｅ（ＰＣＩ－Ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）プロトコル、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）プロトコル及びＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）プロトコルのような様々なインターフェースプロトコルの内の少なくとも一つに基づいて、データＤＡＴＡを交換する。
メモリコントローラ２００は、メモリ装置３００を制御する。
例えば、メモリコントローラ２００は、ホスト１００から受信したデータ処理要請ＲＥＱに応答して、メモリ装置３００に保存されたデータＤＡＴＡを読み取るか、又はメモリ装置３００にデータＤＡＴＡを書き込むように、メモリ装置３００を制御する。
例えば、メモリコントローラ２００は、メモリ装置３００に、アドレスＡＤＤＲ、コマンドＣＭＤ及び制御信号などを提供することにより、メモリ装置３００の書き込み動作、読み取り動作、及び消去動作などを制御する。
また、上記動作のためのデータＤＡＴＡが、メモリコントローラ２００とメモリ装置３００との間で送受信される。
一実施形態において、メモリコントローラ２００は、メモリ装置３００にリードイネーブル信号（Ｒｅａｄ Ｅｎａｂｌｅ Ｓｉｇｎａｌ）を提供する。
メモリ装置３００は、少なくとも一つのメモリチップを含み、例えば、メモリ装置３００は、複数のメモリチップを含む。
例えば、メモリ装置３００は、第１メモリチップ（３４０＿１）～第Ｎメモリチップ（３４０＿Ｎ）（但し、Ｎは２以上の自然数）を含む。
メモリチップは、メモリウェイ（ｍｅｍｏｒｙ ｗａｙ）と称することもある。
第１メモリチップ（３４０＿１）～第Ｎメモリチップ（３４０＿Ｎ）それぞれは、少なくとも一つのメモリセルアレイを含む。
メモリセルアレイは、複数のワードラインと複数のビットラインとが交差する領域に配置される複数のメモリセルを含み、複数のメモリセルは、不揮発性メモリセルであり得る。
それぞれのメモリセルは、２ビット以上のデータを保存するマルチレベルセルであってもよい。
例えば、それぞれのメモリセルは、２ビットのデータを保存する２ビットマルチレベルセルであってもよく、３ビットのデータを保存するトリプルレベルセル（ＴＬＣ）であってもよく、４ビットのデータを保存するクアドラプルレベルセル（ＱＬＣ）であってもよく、それ以上のビットデータを保存するマルチレベルセルであってもよい。
しかし、本発明は、それらに限定されず、例えば、一部のメモリセルは、１ビットのデータを保存するシングルレベルセル（ＳＬＣ）であり、他の一部のメモリセルは、マルチレベルセルであってもよい。
メモリ装置３００は、ＮＡＮＤフラッシュメモリ、垂直型ＮＡＮＤ（ＶＮＡＮＤ）フラッシュメモリ、ＮＯＲフラッシュメモリ、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ： ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などを含み、それらの組み合わせを含む。
一実施形態において、メモリ装置３００は、１００段以上に積層される構造を有してもよい。
また、一実施形態において、メモリ装置３００は、ＣＯＰ（Ｃｅｌｌ－ｏｎ－Ｐｅｒｉ又はＣｅｌｌ－ｏｖｅｒ－Ｐｅｒｉ）構造を有してもよい。
メモリ装置３００は、メモリコントローラ２００から受信した信号に応答して、データＤＡＴＡの書き込み動作、読み取り動作、及び消去動作などの動作を行う。
一実施形態において、メモリ装置３００は、メモリコントローラ２００から提供されるリードイネーブル信号に基づいて、データストローブ信号を生成する。
また、一実施形態において、メモリ装置３００は、リードイネーブル信号に基づいて生成されたデータストローブ信号をメモリコントローラ２００に提供する。
一実施形態において、メモリ装置３００の動作周波数は、１ＧＨｚ以上であってもよい。
メモリ装置３００は、インターフェース回路３２０を含む。
インターフェース回路３２０は、メモリ装置３００の外部から入力される少なくとも一つの信号をバッファリングする。
例えば、インターフェース回路３２０は、メモリコントローラ２００から提供されるコマンドＣＭＤ、及び／又はコマンドＣＭＤに基づいて生成されるデータ処理制御信号を保存する。
インターフェース回路３２０は、バッファチップ又はバッファ回路と称することもある。
ここで、バッファチップは、メモリ装置３００の外部から入力される信号をバッファリングするように構成される。
一実施形態において、インターフェース回路３２０は、複数のレジスタを含む。
複数のレジスタは、複数のメモリチップについてのコマンド情報を保存する。
ここで、コマンド情報とは、メモリコントローラ２００から提供されるコマンドＣＭＤと関連した情報であり、コマンドＣＭＤ及び／又はコマンドＣＭＤに基づいてメモリ装置３００の内部で生成されるデータ処理制御信号を含む。
データ処理制御信号は、メモリ装置３００の書き込み動作、読み取り動作、及び消去動作のようなデータ処理に必要な制御信号を含む。
例えば、データ処理制御信号は、電圧制御信号、ロウデコーダ制御信号、カラムデコーダ制御信号、及びデータ入出力制御信号のような様々な制御信号の内の少なくとも一つを含む。
例えば、インターフェース回路３２０は、第１レジスタ～第Ｎレジスタを含み、第１レジスタは、第１メモリチップ（３４０＿１）に対応するコマンド情報を保存し、第Ｎレジスタは、第Ｎメモリチップ（３４０＿Ｎ）に対応するコマンド情報を保存する。
一実施形態において、メモリコントローラ２００から特定のメモリチップについてのコマンドＣＭＤが入力される場合、インターフェース回路３２０は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、複数のレジスタの内、特定のメモリチップに対応するレジスタを選択し、選択されたレジスタに、コマンドＣＭＤと関連したコマンド情報を保存する。
そのために、一実施形態において、インターフェース回路３２０は、複数のレジスタの内、コマンド情報が保存される一つのレジスタを選択するためのデマルチプレクサ回路３２２（図４参照）を含み得る。
一実施形態において、メモリ装置３００は、メモリインターリービング動作を行い得る。
例えば、メモリ装置３００内の複数のメモリチップが、第２メモリチップ（３４０＿２）（図２参照）をさらに含む場合、メモリ装置３００は、第１メモリチップ（３４０＿１）に対する第１データ処理を行う途中で、第２メモリチップに対するデータ処理コマンドに応答して、第１データ処理を中断し、第２メモリチップに対する第２データ処理を行う。
第２データ処理の実行が完了することに応答して、メモリ装置３００は、第１メモリチップ（３４０＿１）に対する第１データ処理の内、行われていない残りのデータ処理を行う。
それは、第１メモリチップ（３４０＿１）の選択を表すアドレスＡＤＤＲ及び／又はチップ選択信号がメモリ装置３００に入力されることに対する応答でもある。
比較例として、メモリ装置は、上記のようなメモリインターリービング動作において、インターフェース回路が、最後にメモリコントローラから入力されたコマンドのみを保存している。
それによって、第２データ処理が完了した後、第１データ処理の内、残りのデータ処理が行われるためには、メモリ装置が、メモリコントローラから第１データ処理と関連したコマンド（例えば、データ処理コマンド又は再開（ｒｅｓｕｍｅ）コマンド）をさらに受信しなければならない。
そのような追加的なコマンドを受信するのに時間がかかるため、メモリ装置のデータ処理時間が増加するという問題点が、比較例としてのメモリ装置に存在していた。
本発明の実施形態によるメモリ装置３００のインターフェース回路３２０において、複数のメモリチップに対応する複数のレジスタそれぞれが、対応するメモリチップについてのコマンド情報を保存しているので、第２データ処理が完了した後、メモリ装置３００は、追加的なコマンドの入力なしに、インターフェース回路３２０に保存された第１データ処理と関連したコマンド情報に基づいて、第１データ処理の内の残りのデータ処理を行うことができる。
そのために、インターフェース回路３２０は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、複数のレジスタの内、要求されるメモリチップに対応するレジスタを選択し、選択されたレジスタからコマンドＣＭＤと関連したコマンド情報を提供し、提供されたコマンド情報を出力する。
そのために、一実施形態において、インターフェース回路３２０は、複数のレジスタの内、コマンド情報を提供する一つのレジスタを選択するためのマルチプレクサ回路３２６（図４参照）を含み得る。
言い換えれば、本発明の実施形態によるデータ処理システム１０において、インターフェース回路３２０が、複数のメモリチップそれぞれに対応する複数のレジスタにコマンド情報を保存することにより、メモリ装置３００は、メモリインターリービング動作などで、追加的なコマンドの入力なしで、中断されていたデータ処理を再開することができる。
したがって、追加的なコマンドの入力及び／又はコマンドのデコーディングなどにかかる時間を短縮することができ、メモリ装置３００及びメモリシステム４００のデータ通信にかかる時間を短縮することができる。
さらに、データ通信にかかる時間を短縮することにより、メモリ装置３００及びメモリシステム４００の動作速度を向上させることができる。
図２は、本発明の実施形態によるメモリ装置の概略構成を示すブロック図である。
図２のメモリ装置３００は、図１のメモリ装置３００に対応する構成であり、図１と重複する説明は省略する。
メモリ装置３００は、制御ロジック３１０、インターフェース回路３２０、データ処理制御回路３３０、及び複数のメモリチップを含み、複数のメモリチップは、第１メモリチップ（３４０＿１）、第２メモリチップ（３４０＿２）～第Ｎメモリチップ（３４０＿Ｎ）を含む。
制御ロジック３１０は、メモリ装置３００の様々な機能を制御する。
例えば、制御ロジック３１０は、メモリコントローラ２００（図１参照）から受信したコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号などに基づいて、複数のメモリチップに含まれたメモリセルアレイにデータを書き込むか、又はメモリセルアレイからデータを読み取るための各種内部制御信号を生成する。
一実施形態において、制御ロジック３１０は、インターフェース回路３２０を制御してもよい。
そのために、制御ロジック３１０は、インターフェース回路制御信号（ＣＴＲＬ＿ＩＮＴ）をインターフェース回路３２０に提供する。
制御ロジック３１０は、論理回路を含むハードウェアのようなプロセッシング回路、実行ソフトウェアのようなハードウェア／ソフトウェアの組み合わせ、又はそれらの組み合わせを含む。
一実施形態において、プロセッシング回路は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ： ＣＰＵ）、算術論理装置（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ： ＡＬＵ）、デジタル信号プロセッサ、マイクロコンピュータ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、システム・オン・チップ（ＳｏＣ）、プログラミング可能なロジックコントローラ、マイクロプロセッサ、注文型半導体（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）などを含むが、それらに制限されるものではない。
インターフェース回路３２０は、メモリ装置３００の外部から入力されるコマンドＣＭＤと関連したコマンド情報を保存する。
一実施形態において、インターフェース回路３２０は、複数のメモリチップそれぞれに対応する複数のレジスタを含み、それぞれのレジスタは、対応するメモリチップについてのコマンド情報を保存する。
ここで、実施形態によって、コマンド情報は、コマンドＣＭＤそのものであってもよく、コマンドＣＭＤに基づいて生成されるデータ処理制御信号を含んでもよく、コマンドＣＭＤ及びデータ処理制御信号の両方を含んでもよい。
図２では、インターフェース回路３２０のそれぞれのレジスタが、対応するメモリチップについてのコマンドＣＭＤを保存する実施形態を中心に説明する。
一実施形態において、メモリコントローラから第１メモリチップに対する第１コマンドが入力される場合、インターフェース回路３２０は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、複数のレジスタの内、第１メモリチップに対応する第１レジスタを選択し、第１レジスタに第１コマンドを保存する。
一実施形態において、インターフェース回路３２０は、複数のレジスタの内の一つのレジスタを選択することにより、選択されたレジスタからコマンドを提供される。
ここで、提供されたコマンドを、選択されたコマンド（ＣＭＤ＿ｓ）とする。
インターフェース回路３２０は、選択されたコマンド（ＣＭＤ＿ｓ）をデータ処理制御回路３３０に提供する。
例えば、メモリ装置３００は、メモリインターリービング動作を行うが、例えば、第１メモリチップ（３４０＿１）に対する第１コマンドに応答して、第１データ処理を行う途中で、第２メモリチップ（３４０＿２）第２コマンドが入力されることに応答して、第１データ処理を中断し、第２メモリチップ（３４０＿２）に対する第２データ処理を行う。
第２メモリチップ（３４０＿２）に対する第２データ処理が完了した後、インターフェース回路３２０は、第１レジスタに保存された第１メモリチップ（３４０＿１）に対する第１コマンドを、選択されたコマンド（ＣＭＤ＿ｓ）として出力する。
データ処理制御回路３３０は、コマンドＣＭＤ及び／又は選択されたコマンド（ＣＭＤ＿ｓ）に基づいて、複数のメモリチップの内の少なくとも一つのメモリチップに対するデータ処理を制御する。
例えば、データ処理制御回路３３０は、データ処理と関連したデータ処理制御信号の内の少なくとも一つを生成する。
一方、データ処理制御回路３３０は、様々な形態に具現可能であり、一実施形態によって、データ処理制御回路３３０は、ハードウェア形態に具現されてもよく、ハードウェアとソフトウェアが結合された形態に具現されてもよい。
データ処理制御回路３３０がハードウェア形態に具現される場合、データ処理制御回路３３０は、コマンドＣＭＤ及び／又は選択されたコマンド（ＣＭＤ＿ｓ）に基づいて、データ処理制御信号を生成するための回路を含む。
また、例えば、データ処理制御回路３３０がソフトウェア形態に具現される場合、メモリ装置３００内の任意のメモリにローディングされたプログラム及び／又はインストラクションが、制御ロジック３１０又はメモリ装置３００内の任意のプロセッサにより実行されることにより、データ処理制御信号が生成される。
しかし、上記実施形態に限定されるものではなく、データ処理制御回路３３０は、ファームウェアのようにソフトウェアとハードウェアが結合された形態に具現されてもよい。
一実施形態において、前述したように、メモリ装置３００は、メモリインターリービング動作で、第２データ処理の実行によって中断されていた第１データ処理の実行を再開する。
そのために、インターフェース回路３２０は、第１メモリチップ（３４０＿１）に対応する第１レジスタに保存された第１コマンドを、選択されたコマンド（ＣＭＤ＿ｓ）として、データ処理制御回路３３０に提供する。
データ処理制御回路３３０は、選択されたコマンド（ＣＭＤ＿ｓ）に基づいて、第１メモリチップ（３４０＿１）に対する第１データ処理と関連したデータ処理制御信号を生成する。
データ処理制御回路３３０は、生成されたデータ処理制御信号を利用して、第１メモリチップ（３４０＿１）に対する第１データ処理の内の残りのデータ処理が行われるようにする。
本発明の実施形態によるメモリ装置３００において、インターフェース回路３２０が、複数のメモリチップそれぞれに対応する複数のレジスタにコマンド情報を保存することにより、メモリ装置３００は、メモリインターリービング動作などで、追加的なコマンドの入力なしで、中断されていたデータ処理を再開することができる。
したがって、追加的なコマンドの入力及び／又はコマンドのデコーディングなどにかかる時間を短縮することができ、メモリ装置３００のデータ通信にかかる時間を短縮することができる。
さらに、データ通信にかかる時間を短縮することにより、メモリ装置３００の動作速度を向上させることができる。
図３は、本発明の他の実施形態によるメモリ装置の概略構成を示すブロック図である。
図３は、特に、図２のメモリ装置３００において、データ処理制御回路３３０がハードウェアと結合されたソフトウェアにより具現された場合のメモリ装置３００を示す。
図３のメモリ装置３００については、図２との相違点を中心に説明する。
メモリ装置３００は、制御ロジック３１０、インターフェース回路３２０、及び複数のメモリチップを含み、複数のメモリチップは、第１メモリチップ（３４０＿１）、第２メモリチップ（３４０＿２）～第Ｎメモリチップ（３４０＿Ｎ）を含む。
インターフェース回路３２０は、複数のメモリチップに対応する複数のレジスタを含み、複数のレジスタそれぞれは、対応するメモリチップについてのコマンドＣＭＤを保存する。
インターフェース回路３２０は、複数のレジスタの内の一つのレジスタを選択し、選択されたレジスタから、選択されたコマンド（ＣＭＤ＿ｓ）を出力する。
インターフェース回路３２０は、選択されたコマンド（ＣＭＤ＿ｓ）を制御ロジック３１０に提供する。
制御ロジック３１０は、メモリ装置３００の外部（例えば、図１のメモリコントローラ２００）から提供されるコマンドＣＭＤ及び／又は選択されたコマンド（ＣＭＤ＿ｓ）に基づいて、複数のメモリチップの内の少なくとも一つのメモリチップについてのデータ処理を制御する。
例えば、制御ロジック３１０は、選択されたコマンド（ＣＭＤ＿ｓ）に基づいて、データ処理に必要なデータ処理制御信号を生成する。
言い換えれば、図２と比較するとき、制御ロジック３１０が、図２のデータ処理制御回路３３０の機能まで行うことができる。
図４は、本発明の実施形態によるインターフェース回路の概略構成を示すブロック図である。
図４のインターフェース回路３２０は、図１～図３のインターフェース回路３２０に対応する構成であり、図１～図３と重複する説明は省略する。
図４は、図２及び図３を共に参照して説明する。
インターフェース回路３２０は、デマルチプレクサ回路３２２、複数のレジスタ３２４、マルチプレクサ回路３２６、及び経路選択回路３２８を含む。
複数のレジスタ３２４は、第１レジスタ（３２５＿１）、第２レジスタ（３２５＿２）～第Ｎレジスタ（３２５＿Ｎ）を含む。
第１レジスタ（３２５＿１）～第Ｎレジスタ（３２５＿Ｎ）それぞれは、第１メモリチップ（３４０＿１）～第Ｎメモリチップ（３４０＿Ｎ）に対応する。
例えば、第１レジスタ（３２５＿１）は、第１メモリチップ（３４０＿１）についてのコマンドと関連したコマンド情報を保存する。
コマンド情報は、コマンドそのもの及び／又はコマンドに基づいて生成されるデータ処理制御信号を含み、一実施形態において、コマンドは、データ処理と関連したデータ処理コマンドを含み得る。
デマルチプレクサ回路３２２は、入力されるコマンド情報ＣＩを、複数のレジスタ３２４の内の一つの選択されたレジスタに提供する。
言い換えれば、デマルチプレクサ回路３２２は、複数のレジスタ３２４の内の一つのレジスタを選択し、選択されたレジスタに、入力されるコマンド情報ＣＩを提供する。
そのとき、コマンド情報ＣＩが第１メモリチップ（３４０＿１）と関連している場合であれば、デマルチプレクサ回路３２２は、コマンド情報ＣＩを、第１メモリチップ（３４０＿１）に対応する第１レジスタ（３２５＿１）に提供する。
同様に、コマンド情報ＣＩが第２メモリチップ（３４０＿２）と関連している場合であれば、デマルチプレクサ回路３２２は、コマンド情報ＣＩを、第２メモリチップ（３４０＿２）に対応する第２レジスタ（３２５＿２）に提供する。
そのとき、一実施形態において、デマルチプレクサ回路３２２は、経路選択回路３２８により提供されるデマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）に基づいて、複数のレジスタ３２４の内の一つのレジスタを選択し得る。
マルチプレクサ回路３２６は、複数のレジスタ３２４の内の一つのレジスタを選択し、選択されたレジスタから、選択されたコマンド情報（ＣＩ＿ｓ）が提供され、選択されたコマンド情報（ＣＩ＿ｓ）を出力する。
図２及び図３と比較すれば、一実施形態において、選択されたコマンド情報（ＣＩ＿ｓ）は、選択されたコマンド（ＣＭＤ＿ｓ）を含んでもよい。
そのとき、一実施形態において、マルチプレクサ回路３２６は、経路選択回路３２８により提供されるマルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）に基づいて、複数のレジスタ３２４の内の一つのレジスタを選択する。
マルチプレクサ回路３２６は、選択されたコマンド情報（ＣＩ＿ｓ）を、制御ロジック３１０又はデータ処理制御回路３３０に提供する。
経路選択回路３２８は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、複数のレジスタの内、選択されるレジスタをデマルチプレクサ回路３２２とマルチプレクサ回路３２６に指示する。
例えば、メモリ装置３００に、第１メモリチップ（３４０＿１）に対する第１コマンドが入力された場合、経路選択回路３２８は、デマルチプレクサ回路３２２が複数のレジスタ３２４の内の第１レジスタ（３２５＿１）を選択するようにするために、第１レジスタ（３２５＿１）の選択を指示するデマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）をデマルチプレクサ回路３２２に提供する。
同様に、例えば、メモリ装置３００が、第１メモリチップ（３４０＿１）に対するデータ処理を再開しようとする場合、経路選択回路３２８は、マルチプレクサ回路３２６が複数のレジスタ３２４の内の第１レジスタ（３２５＿１）を選択するようにするために、第１レジスタ（３２５＿１）の選択を指示するマルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）をマルチプレクサ回路３２６に提供する。
図５は、本発明の実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
図５は、図２～図４を共に参照して説明する。
まず、メモリ装置３００は、第１メモリチップ（３４０＿１）に対する第１コマンドに応答して、第１メモリチップ（３４０＿１）に対する第１データ処理を行う（ステップＳ１２０）。
メモリ装置３００は、第１コマンドと関連したコマンド情報を、第１メモリチップ（３４０＿１）に対応する第１レジスタ（３２５＿１）に保存する（ステップＳ１４０）。
例えば、経路選択回路３２８は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、デマルチプレクサ回路３２２が第１レジスタ（３２５＿１）を選択するように、デマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）をデマルチプレクサ回路３２２に提供する。
デマルチプレクサ回路３２２は、デマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）によって、入力される第１コマンドと関連したコマンド情報を第１レジスタ（３２５＿１）に提供する。
そのとき、デマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、経路選択回路３２８により生成されたものであり得る。
第１レジスタ（３２５＿１）は、提供されたコマンド情報を保存する。
一実施形態において、コマンド情報は、第１コマンドそのもの及び／又は第１コマンドに基づいて生成されるデータ処理制御信号を含み得る。
メモリ装置３００は、第１メモリチップ（３４０＿１）に対する第１データ処理を中断し、第２コマンドに応答して、第２メモリチップ（３４０＿２）に対する第２データ処理を行う（ステップＳ１６０）。
一実施形態において、第２コマンドの入力に応答して、メモリ装置３００は、第１メモリチップ（３４０＿１）に対する第１データ処理を中断し、第２コマンドに基づいて、第２メモリチップ（３４０＿２）に対する第２データ処理を行う。
他の実施形態において、第１コマンドは、第１メモリチップ（３４０＿１）に対するデータ読み取りコマンドであり、第２コマンドは、第２メモリチップ（３４０＿２）に対するデータ書き込みコマンドであってもよい。
メモリ装置３００は、第１レジスタ（３２５＿１）に保存された第１コマンドと関連したコマンド情報に基づいて、第１メモリチップ（３４０＿１）に対する第１データ処理の内の残ったデータ処理を行う（ステップＳ１８０）。
一実施形態において、第１メモリチップ（３４０＿１）の選択を表すアドレスＡＤＤＲ及び／又はチップ選択信号が入力されることに応答して、第１データ処理の内の残ったデータ処理の少なくとも一部を行う。
一実施形態において、経路選択回路３２８は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、マルチプレクサ回路３２６が第１レジスタ（３２５＿１）を選択するように、マルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）をマルチプレクサ回路３２６に提供する。
マルチプレクサ回路３２６は、マルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）によって、第１レジスタ（３２５＿１）に保存された第１コマンドと関連したコマンド情報を出力する。
そのとき、マルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）は、アドレスＡＤＤＲ及び／又はチップ選択信号に基づいて、経路選択回路３２８から生成されたものであってもよい。
例えば、マルチプレクサ回路３２６は、コマンド情報を制御ロジック３１０又はデータ処理制御回路３３０に提供する。
一実施形態において、コマンド情報が第１コマンドを含む場合、制御ロジック３１０又はデータ処理制御回路３３０は、提供された第１コマンドに基づいて、様々なデータ処理制御信号を生成することにより、第１データ処理の内の残りのデータ処理を制御する。
しかし、それに制限されるものではなく、コマンド情報が、第１コマンド情報に基づいて生成されたデータ処理制御信号を含む場合、制御ロジック３１０又はデータ処理制御回路３３０は、提供されたデータ処理制御信号に基づいて、第１データ処理の内の残りのデータ処理を制御してもよい。
一実施形態において、メモリ装置３００は、第２データ処理が完了することに応答して、第１データ処理の内の残りのデータ処理を行う。
一実施形態において、メモリ装置３００は、メモリ装置３００の外部から入力される追加的なコマンド（例えば、再開コマンド）なしで、インターフェース回路３２０に保存された第１コマンドに基づいて、第１データ処理の内の残りのデータ処理を行うことができる。
図６は、本発明の実施形態によるメモリシステムの動作方法を説明するためのフローチャートである。
図６は、図１～図４を共に参照して説明する。
また、図６は、データ処理制御回路３３０がソフトウェアとして制御ロジック３１０に具現された実施形態における動作方法の実施形態を示す。
メモリコントローラ２００は、第１メモリチップ（３４０＿１）に対する第１コマンドＣＭＤ１を、インターフェース回路３２０及び制御ロジック３１０へ伝送する（ステップＳ２１０）。
制御ロジック３１０は、第１コマンドＣＭＤ１に応答して、第１メモリチップ（３４０＿１）に対する第１データ処理を制御する（ステップＳ２２０）。
インターフェース回路３２０は、第１コマンドＣＭＤ１と関連した第１コマンド情報を保存する（ステップＳ２３０）。
例えば、第１メモリチップ（３４０＿１）に対応する第１レジスタは、第１コマンド情報を保存する。
第１コマンド情報は、第１コマンドＣＭＤ１、又は第１コマンドＣＭＤ１に基づいて生成されるデータ処理制御信号の内の少なくとも一つを含む。
制御ロジック３１０は、第１メモリチップ（３４０＿１）に対する第１データ処理を中断する（ステップＳ２４０）。
メモリコントローラ２００は、第２メモリチップ（３４０＿２）に対する第１コマンドＣＭＤ２を、インターフェース回路３２０及び制御ロジック３１０へ伝送する（ステップＳ２５０）。
図６には、ステップＳ２４０がステップＳ２５０よりも先行するように示しているが、それに制限されない。
実施形態によって、ステップＳ２４０は、ステップＳ２５０に応答して行われてもよい。
制御ロジック３１０は、第２コマンドＣＭＤ２に応答して、第２メモリチップ（３４０＿２）に対する第２データ処理を制御する（ステップＳ２６０）。
第１メモリチップ（３４０＿１）の選択を表すアドレスＡＤＤＲ及び／又はチップ選択信号がメモリ装置３００に入力されることに応答して、インターフェース回路３２０は、第１レジスタに保存された第１コマンド情報を選択することにより、第１コマンド情報を、選択されたコマンド情報（ＣＩ＿ｓ）として、制御ロジック３１０に提供する（ステップＳ２７０）。
例えば、図６には示していないが、ステップＳ２７０以前に、メモリコントローラ２００は、第１メモリチップ（３４０＿１）の選択を表すアドレスＡＤＤＲ及び／又はチップ選択信号をインターフェース回路３２０に提供してもよい。
制御ロジック３１０は、インターフェース回路３２０から提供された第１コマンド情報に基づいて、第１メモリチップ（３４０＿１）に対する第１データ処理の内の残りのデータ処理を制御する（ステップＳ２８０）。
図７Ａ及び図７Ｂは、本発明の実施形態による経路選択回路の概略構成を示すブロック図である。
図７Ａを参照すると、経路選択回路３２８ａは、アドレス比較回路（３２８＿１ａ）及び制御信号生成回路（３２８＿２ａ）を含む。
アドレス比較回路（３２８＿１ａ）は、アドレスＡＤＤＲに基づいて、複数のメモリチップの内の一つのメモリチップを判断する。
例えば、アドレス比較回路（３２８＿１ａ）は、アドレス、又はアドレスの範囲に対応するメモリチップ情報を含むルックアップテーブルを保存し、入力されるアドレスＡＤＤＲをルックアップテーブルと比較することにより、入力されるアドレスＡＤＤＲに対応するメモリチップを判断する。
アドレス比較回路（３２８＿１ａ）は、判断されたメモリチップに基づいて、メモリチップ情報ＭＤＩを制御信号生成回路（３２８＿２ａ）に提供する。
制御信号生成回路（３２８＿２ａ）は、メモリチップ情報ＭＤＩに基づいて、制御信号を生成する。
例えば、制御信号生成回路（３２８＿２ａ）は、メモリチップ情報ＭＤＩに基づいて、デマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）及びマルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）を生成する。
ところで、アドレス比較回路（３２８＿１ａ）及び制御信号生成回路（３２８＿２ａ）は、様々な形態で具現可能であり、実施形態によって、ハードウェア、ソフトウェア又はそれらの組み合わせにより具現される。
図７Ｂを参照すると、経路選択回路３２８ｂは、制御信号生成回路（３２８＿２ｂ）を含む。
制御信号生成回路（３２８＿２ｂ）は、チップ選択信号ＣＳに基づいて、制御信号を生成する。
例えば、チップ選択信号ＣＳは、複数のメモリチップ、メモリチップ又はメモリウェイの内のいずれか一つのメモリチップ、メモリチップ又はメモリウェイを指示する選択信号を総称する信号でもある。
例えば、制御信号生成回路（３２８＿２ｂ）は、チップ選択信号ＣＳに基づいて、デマルチプレクサ制御信号（ＣＴＲＬ＿Ｄ）及びマルチプレクサ制御信号（ＣＴＲＬ＿Ｍ）を生成する。
図８は、本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。
特に、図８は、メモリ装置３００のインターフェース回路３２０の構成の一実施形態を示す。
図８は、図４との相違点を中心に説明する。
メモリ装置３００は、経路選択回路３２８及びインターフェース回路３２０を含み、インターフェース回路３２０は、複数のレジスタ３２４、デマルチプレクサ回路３２２及びマルチプレクサ回路３２６を含む。
言い換えれば、図４と比較するとき、経路選択回路３２８は、インターフェース回路３２０の外部にも具現される。
経路選択回路３２８は、様々な形態に具現可能であり、例えば、ハードウェア、ソフトウェア又はそれらの組み合わせにより具現される。
一実施形態において、経路選択回路３２８が、ハードウェアと結合したソフトウェアにより具現される場合、経路選択回路３２８は、図２及び図３の制御ロジック３１０の一部として具現されてもよい。
図９は、本発明の実施形態によるメモリ装置の概略構成を示すブロック図である。
図９のメモリ装置３００について、図２及び図３を参照して示したメモリ装置３００との相違点を中心に説明する。
メモリ装置３００は、制御ロジック３１０、データ処理制御信号生成回路３１５、インターフェース回路３２０及び複数のメモリチップを含み、複数のメモリチップは、第１メモリチップ（３４０＿１）、第２メモリチップ（３４０＿２）～第Ｎメモリチップ（３４０＿Ｎ）を含む。
図２及び図３では、インターフェース回路３２０が、入力されるコマンドＣＭＤそれ自体を保存する実施形態を中心に説明しているが、図９を参照して、インターフェース回路３２０がデータ処理制御信号ＤＣＴＲＬを保存する実施形態を中心に説明する。
データ処理制御信号生成回路３１５は、入力されるコマンドＣＭＤに基づいて、データ処理制御信号ＤＣＴＲＬを生成する。
データ処理制御信号ＤＣＴＲＬは、メモリ装置３００内で、入力されるコマンドＣＭＤによって、データ処理を行うために必要な様々な制御信号の内の少なくとも一つを含む。
データ処理制御信号生成回路３１５は、データ処理制御信号ＤＣＴＲＬをインターフェース回路３２０に提供する。
一方、データ処理制御信号生成回路３１５は、様々な形態に具現可能であり、一実施形態によって、データ処理制御信号生成回路３１５は、ハードウェア形態に具現されてもよく、ハードウェアと結合されたソフトウェア形態に具現されてもよい。
データ処理制御信号生成回路３１５がハードウェア形態に具現される場合、データ処理制御信号生成回路３１５は、コマンドＣＭＤに基づいて、データ処理制御信号ＤＣＴＲＬを生成するための回路を含む。
また、例えば、データ処理制御信号生成回路３１５が、ハードウェアと結合されたソフトウェア形態に具現される場合、メモリ装置３００内の任意のメモリにローディングされたプログラム及び／又はインストラクションが、制御ロジック３１０又はメモリ装置３００内の任意のプロセッサにより実行されることにより、データ処理制御信号ＤＣＴＲＬが生成される。
しかし、上記実施形態に限定されるものではなく、データ処理制御信号生成回路３１５は、ファームウェアのようにソフトウェアとハードウェアが結合された形態に具現されてもよい。
インターフェース回路３２０は、アドレスＡＤＤＲ及び／又はチップ選択信号によって、複数のメモリチップの内の選択されたメモリチップに対応するレジスタに、データ処理制御信号ＤＣＴＲＬを保存する。
また、インターフェース回路３２０は、メモリインターリービング動作などで、保存されたデータ処理制御信号ＤＣＴＲＬを、複数のメモリチップ又はメモリ装置３００内のデータ処理に必要な構成に提供することにより、複数のメモリチップの内の少なくとも一つのメモリチップに対するデータ処理を制御する。
図１０は、本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。
図１０は、特に、図９のメモリ装置３００において、データ処理制御信号生成回路３１５がソフトウェアにより具現された場合のメモリ装置３００を示す。
図１０のメモリ装置３００については、図９との相違点を中心に説明する。
メモリ装置３００は、制御ロジック３１０、インターフェース回路３２０及び複数のメモリチップを含み、複数のメモリチップは、第１メモリチップ（３４０＿１）、第２メモリチップ（３４０＿２）～第Ｎメモリチップ（３４０＿Ｎ）を含む。
制御ロジック３１０は、入力されるコマンドＣＭＤに基づいて、データ処理制御信号ＤＣＴＲＬを生成し、データ処理制御信号ＤＣＴＲＬをインターフェース回路３２０に提供する。
言い換えれば、図９と比較するとき、制御ロジック３１０が、図９のデータ処理制御信号生成回路３１５の機能まで行うことができる。
図１１は、本発明のさらに他の実施形態によるメモリ装置の概略構成を示すブロック図である。
メモリ装置３００は、制御ロジック３１０、インターフェース回路３２０、コマンド選択回路３５０及び複数のメモリチップを含み、複数のメモリチップは、第１メモリチップ（３４０＿１）、第２メモリチップ（３４０＿２）～第Ｎメモリチップ（３４０＿Ｎ）を含む。
図１１のメモリ装置３００については、図３との相違点を中心に説明する。
インターフェース回路３２０は、入力されるコマンドＣＭＤを、複数のレジスタの内の選択されたレジスタに保存し、要求される場合、選択されたレジスタから選択されたコマンド（ＣＭＤ＿ｓ）を出力する。
インターフェース回路３２０は、選択されたコマンド（ＣＭＤ＿ｓ）をコマンド選択回路３５０に提供する。
コマンド選択回路３５０は、選択されたコマンド（ＣＭＤ＿ｓ）及び入力されるコマンドＣＭＤの内の一つのコマンドを選択することにより、第２の選択されたコマンド（ＣＭＤ＿ｓ２）を制御ロジック３１０に提供する。
そのために、コマンド選択回路３５０は、マルチプレクサを含み得る。
コマンド選択回路３５０の存在により、それが存在していない場合と異なり、メモリ装置３００の外部から入力されるコマンドＣＭＤ、及びインターフェース回路３２０に保存されるか、又はインターフェース回路３２０から伝送されたコマンド（ＣＭＤ＿ｓ）の内、要求されるコマンドに基づいて、メモリ装置３００のデータ処理を制御することができるという利点がある。
図１２は、本発明の実施形態によるＳＳＤシステムの概略構成を示すブロック図である。
ＳＳＤシステム１０００は、ホスト１１００及びＳＳＤ１２００を含む。
ＳＳＤ１２００は、信号コネクタＳＩＧを介して、ホスト１１００と信号を交換し、電源コネクタＰＷＲを介して、電源を入力される。
ＳＳＤ１２００は、ＳＳＤコントローラ１１１０、補助電源装置１２２０、及び複数のフラッシュメモリ装置（１２３０、１２４０、１２５０）を含む。
そのとき、ＳＳＤ１２００は、図１～図１１に示した実施形態を利用して具現される。
具体的には、図１～図１１に示した実施形態によって、フラッシュメモリ装置（１２３０、１２４０、１２５０）それぞれは、電圧安定化器を含む。
それによって、フラッシュメモリ装置（１２３０、１２４０、１２５０）それぞれは、インターフェース回路及び複数のメモリチップを含む。
インターフェース回路は、複数のレジスタを含み、複数のレジスタそれぞれは、対応するメモリチップについてのコマンド情報を保存する。
フラッシュメモリ装置（１２３０、１２４０、１２５０）それぞれは、メモリインターリービング動作などが行われるとき、インターフェース回路に保存されたコマンド情報に基づいて、中断されていたデータ処理を全て行う。
それによって、ＳＳＤコントローラ１２１０が、追加的な再開コマンドのようなコマンドをフラッシュメモリ装置（１２３０、１２４０、１２５０）に提供しなくてもよい。
したがって、フラッシュメモリ装置（１２３０、１２４０、１２５０）及びＳＳＤ１２００のデータ通信にかかる時間を短縮することができ、さらに、フラッシュメモリ装置（１２３０、１２４０、１２５０）及びＳＳＤ１２００の動作速度を向上させることができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明に係るインターフェース回路及びメモリ装置は、例えば、メモリ装置関連の技術を含む多様な電子装置に好適に使用される。
１０ データ処理システム
１００ ホスト
２００ メモリコントローラ
３００ メモリ装置
３１０ 制御ロジック
３２０ インターフェース回路
３２２ デマルチプレクサ回路
３２４ レジスタ
３２５＿１ 第１レジスタ
３２５＿２ 第２レジスタ
３２５＿Ｎ 第Ｎレジスタ
３２６ マルチプレクサ回路
３２８ 経路選択回路
３３０ データ処理制御回路
３４０＿１ 第１メモリチップ
３４０＿２ 第２メモリチップ
３４０＿Ｎ 第Ｎメモリチップ
４００ メモリシステム
ＡＤＤＲ アドレス
ＣＩ コマンド情報
ＣＩ＿ｓ 選択されたコマンド情報
ＣＭＤ コマンド
ＣＭＤ＿ｓ 選択されたコマンド
ＣＴＲＬ＿Ｄ デマルチプレクサ制御信号
ＣＴＲＬ＿Ｍ マルチプレクサ制御信号
ＣＴＲＬ＿ＩＮＴ インターフェース回路制御信号
ＤＡＴＡ データ
ＲＥＱ データ処理要請

Claims (14)

  1. 複数のメモリチップを含むメモリ装置に備えられるインターフェース回路であって、
    前記複数のメモリチップそれぞれに対応し、データ処理（ｄａｔａ ｏｐｅｒａｔｉｏｎ）コマンドと関連したコマンド情報を保存する複数のレジスタと、
    第１アドレス及び第１チップ選択信号の内の少なくとも一つによって、外部から入力される入力コマンド情報を、前記複数のレジスタの内の一つの選択されたレジスタに提供するように構成されるデマルチプレクサ回路と、
    第２アドレス及び第２チップ選択信号の内の少なくとも一つによって、前記複数のレジスタのうち、前記選択されたレジスタから出力コマンド情報を提供され、前記出力コマンド情報を出力するように構成されるマルチプレクサ回路と、を有し、
    前記複数のメモリチップは、第１メモリチップと、第２メモリチップと、を含み、
    前記複数のレジスタは、前記第１メモリチップに対応するコマンド情報を保存する第１レジスタと、前記第２メモリチップに対応するコマンド情報を保存する第２レジスタと、を含み、
    前記デマルチプレクサ回路は、前記第１メモリチップに対する第１データ処理コマンドが入力されることに応答して、前記第１データ処理コマンドと関連した第１コマンド情報を、前記第１レジスタに提供するように構成され、
    前記インターフェース回路は、前記第２メモリチップに対する第２データ処理の実行が完了することに応答して、前記第１データ処理コマンドに従って、前記第１メモリチップに対する第１データ処理が中断又は再開されるように構成され、
    前記マルチプレクサ回路は、前記第１メモリチップの選択を表すアドレス及びチップ選択信号の内の少なくとも一つの入力に応答して、前記第１レジスタに保存された前記第１コマンド情報を選択することにより出力するように構成され、
    前記第１アドレス及び前記第１チップ選択信号の内の少なくとも一つに基づいて、前記デマルチプレクサ回路の第１レジスタ選択を制御するためのデマルチプレクサ制御信号と、前記マルチプレクサ回路の第２レジスタ選択を制御するためのマルチプレクサ制御信号と、を生成するように構成される経路選択回路をさらに有し、
    前記経路選択回路は、アドレス比較回路及び制御信号生成回路を含み、
    前記アドレス比較回路は、前記複数のメモリチップの内の一つのメモリチップを判断して、判断されたメモリチップに基づいて、メモリチップ情報を前記制御信号生成回路に提供し、
    前記制御信号生成回路は、前記メモリチップ情報に基づいて、前記デマルチプレクサ制御信号及びマルチプレクサ制御信号を生成することを特徴とするインターフェース回路。
  2. 前記アドレス比較回路は、前記第１アドレスを保存されたルックアップテーブル（ｌｏｏｋ－ｕｐ ｔａｂｌｅ）と比較することにより、前記複数のメモリチップの内の一つのメモリチップを選択し、
    前記制御信号生成回路は、前記デマルチプレクサ回路及び前記マルチプレクサ回路が、前記複数のレジスタの内の前記選択されたメモリチップに対応するレジスタを選択するように、前記デマルチプレクサ制御信号及び前記マルチプレクサ制御信号を生成するように構成されることを特徴とする請求項１に記載のインターフェース回路。
  3. 前記アドレス比較回路は、前記複数のメモリチップの内、前記第１チップ選択信号に対応するメモリチップを選択し、
    前記制御信号生成回路は、前記デマルチプレクサ回路及び前記マルチプレクサ回路が、前記複数のレジスタの内の前記選択されたメモリチップに対応するレジスタを選択するように、前記デマルチプレクサ制御信号及び前記マルチプレクサ制御信号を生成するように構成されることを特徴とする請求項１に記載のインターフェース回路。
  4. 前記第１コマンド情報は、前記第１データ処理コマンド、及び前記第１データ処理コマンドに基づいて生成されるデータ処理制御信号の内の少なくとも一つを含むことを特徴とする請求項１に記載のインターフェース回路。
  5. 第１メモリチップ及び第２メモリチップを含むメモリ装置の動作方法であって、
    第１コマンドの第１入力に応答して、前記第１メモリチップに対する第１データ処理を行うステップと、
    前記第１コマンドと関連した第１コマンド情報を、第１メモリチップに対応する第１レジスタに保存するステップと、
    前記第１データ処理を中断するステップと、
    第２コマンドの第２入力に応答して、前記第２メモリチップに対する第２データ処理を行うステップと、
    前記第２データ処理の実行が完了することに応答して、前記第１レジスタに保存された前記第１コマンド情報に基づいて追加的な再開（ｒｅｓｕｍｅ）コマンドの受信なしに、前記第１メモリチップ上で、前記第１データ処理の内、行われていない残りのデータ処理を行うステップと、を有し、
    前記残りのデータ処理を行うステップは、前記第１メモリチップの選択を表すアドレス及びチップ選択信号の内の少なくとも一つの第３入力に応答して、前記第１データ処理の内の前記残りのデータ処理を行うステップを含むことを特徴とするメモリ装置の動作方法。
  6. 前記メモリ装置は、複数のレジスタを含むインターフェース回路を含み、
    前記複数のレジスタはそれぞれ、複数のメモリチップの内の対応する１つに対応するコマンド情報を保存し、
    前記複数のメモリチップは、前記第１メモリチップ及び前記第２メモリチップを含むことを特徴とする請求項５に記載のメモリ装置の動作方法。
  7. 前記第１コマンド情報を保存するステップは、前記複数のレジスタの内、前記第１メモリチップに対応する第１レジスタに、前記第１コマンド情報を保存するステップを含むことを特徴とする請求項６に記載のメモリ装置の動作方法。
  8. 前記第１コマンド情報は、前記第１コマンド、及び前記第１コマンドに基づいて生成される第１データ処理制御信号の内の少なくとも一つを含むことを特徴とする請求項５に記載のメモリ装置の動作方法。
  9. 前記第１コマンド情報を保存するステップは、前記第１コマンドを保存するステップを含み、
    前記残りのデータ処理を行うステップは、前記保存された第１コマンドに基づいて、前記第１コマンドと関連した第２データ処理制御信号を生成するステップと、
    前記第２データ処理制御信号を利用して、前記第１データ処理の内の前記残りのデータ処理を行うステップと、を含むことを特徴とする請求項８に記載のメモリ装置の動作方法。
  10. 前記第１コマンド情報を保存するステップは、前記第１コマンドに基づいて、第１データ処理制御信号を生成するステップと、
    前記第１データ処理制御信号を保存するステップと、を含み、
    前記残りのデータ処理を行うステップは、前記保存された第１データ処理制御信号を利用して、前記第１データ処理の内の前記残りのデータ処理を行うステップを含むことを特徴とする請求項８に記載のメモリ装置の動作方法。
  11. メモリ装置であって、
    第１メモリチップ及び第２メモリチップを含む複数のメモリチップと、
    前記複数のメモリチップそれぞれに対応する複数のコマンド情報を保存し、前記保存されたコマンド情報の内の少なくとも一つのコマンド情報を選択的に出力するように構成されるインターフェース回路と、
    第１選択信号及び第１コマンドに従って前記第１メモリチップに対する第１データ処理を実行し、前記第１データ処理の実行中に第２選択信号及び前記第２メモリチップに対する第２コマンドが入力されることに応答して前記第１メモリチップに対する前記第１データ処理を中断し、前記第２メモリチップに対する前記第２コマンドに対応する第２データ処理が実行されるように前記メモリ装置を制御し、前記第１選択信号が前記メモリ装置に入力されることに応答して前記複数のコマンド情報の内の前記インターフェース回路から受信した前記第１コマンドと関連する第１コマンド情報に基づいて前記第１メモリチップに対する前記第１データ処理の内の残りのデータ処理が実行されるように前記メモリ装置を制御するように構成される制御ロジックと、を有し、
    前記インターフェース回路は、前記複数のメモリチップそれぞれに対応するデータ処理コマンドを保存し、
    前記制御ロジックは、前記第１コマンドに基づいて、データ処理制御信号を生成し、前記データ処理制御信号に基づいて、前記第１データ処理の内の残りのデータ処理が行われるように前記メモリ装置を制御するように構成され、
    前記メモリ装置は、コマンド選択回路をさらに有し、
    前記コマンド選択回路は、前記インターフェース回路から受信した前記第１コマンド、及び前記メモリ装置の外部から入力される第３コマンドの内の一つのコマンドを選択して前記制御ロジックに出力し、
    前記制御ロジックは、選択されたコマンドに基づいて、前記データ処理制御信号を生成するように構成されることを特徴とするメモリ装置。
  12. 前記インターフェース回路は、前記複数のメモリチップそれぞれに対応する前記コマンド情報を保存する複数のレジスタと、
    第１アドレス及び第１チップ選択信号の内の少なくとも一つに従って、前記メモリ装置の外部から受信した入力コマンド情報を、前記複数のレジスタの内から選択された一つのレジスタに提供するように構成されるデマルチプレクサ回路と、
    第２アドレス及び第２チップ選択信号の内の少なくとも一つに従って、前記複数のレジスタの内の前記選択されたレジスタから出力コマンド情報を受信し、前記出力コマンド情報を出力するように構成されるマルチプレクサ回路と、を含むことを特徴とする請求項１１に記載のメモリ装置。
  13. 前記インターフェース回路は、前記第１アドレス及び前記第１チップ選択信号の内の少なくとも一つに基づいて、前記デマルチプレクサ回路の第１レジスタ選択を制御するためのデマルチプレクサ制御信号を生成し、前記第２アドレス及び前記第２チップ選択信号の内の少なくとも一つに基づいて、前記マルチプレクサ回路の第２レジスタ選択を制御するためのマルチプレクサ制御信号を生成するように構成される経路選択回路をさらに含むことを特徴とする請求項１２に記載のメモリ装置。
  14. 前記インターフェース回路は、前記複数のメモリチップそれぞれに対応するデータ処理コマンドに基づいて生成されるデータ処理制御信号を保存し、
    前記制御ロジックは、前記第２データ処理の実行が完了することに応答して、前記第１コマンドに対応する第１データ処理制御信号に基づいて、前記第１データ処理の内の残りのデータ処理が行われるように、前記メモリ装置を制御するように構成されることを特徴とする請求項１１に記載のメモリ装置。
JP2020152603A 2019-09-11 2020-09-11 インターフェース回路並びにメモリ装置及びその動作方法 Active JP7640239B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0113012 2019-09-11
KR1020190113012A KR20210031266A (ko) 2019-09-11 2019-09-11 인터페이스 회로, 메모리 장치, 저장 장치 및 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
JP2021043975A JP2021043975A (ja) 2021-03-18
JP7640239B2 true JP7640239B2 (ja) 2025-03-05

Family

ID=71620347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020152603A Active JP7640239B2 (ja) 2019-09-11 2020-09-11 インターフェース回路並びにメモリ装置及びその動作方法

Country Status (6)

Country Link
US (2) US11199975B2 (ja)
EP (1) EP3792775A1 (ja)
JP (1) JP7640239B2 (ja)
KR (2) KR20210031266A (ja)
CN (1) CN112486866B (ja)
SG (1) SG10202006754WA (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102817228B1 (ko) * 2020-06-29 2025-06-05 에스케이하이닉스 주식회사 액티브동작을 수행하기 위한 전자장치
CN114550775B (zh) * 2020-11-24 2025-08-29 瑞昱半导体股份有限公司 内存控制器及其控制方法
US12020771B2 (en) * 2021-08-13 2024-06-25 Micron Technology, Inc. Die location detection for grouped memory dies

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009528609A (ja) 2006-03-28 2009-08-06 ノキア コーポレイション 不揮発性メモリの読み出し待ち時間を減少させる方法及びデバイス
JP2010512586A (ja) 2006-12-06 2010-04-22 フュージョン マルチシステムズ，インク．（ディービイエイ フュージョン−アイオー） 空データトークン指令を用いてストレージデバイス中のデータを管理するための装置、システム及び方法
US20110219171A1 (en) 2010-03-05 2011-09-08 248 SolidState, Inc Virtual channel support in a nonvolatile memory controller
JP2012068936A (ja) 2010-09-24 2012-04-05 Toshiba Corp メモリシステム
JP2013200692A (ja) 2012-03-23 2013-10-03 Toshiba Corp メモリシステム
JP2018525737A (ja) 2015-07-28 2018-09-06 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 増大された効率のためのインテリジェントメモリアーキテクチャ

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716545A (en) * 1985-03-19 1987-12-29 Wang Laboratories, Inc. Memory means with multiple word read and single word write
US5136582A (en) * 1990-05-29 1992-08-04 Advanced Micro Devices, Inc. Memory management system and method for network controller
JPH0447347A (ja) * 1990-06-12 1992-02-17 Fujitsu Ltd 記憶制御装置
JP2003036681A (ja) 2001-07-23 2003-02-07 Hitachi Ltd 不揮発性記憶装置
US6778436B2 (en) 2001-10-10 2004-08-17 Fong Piau Apparatus and architecture for a compact flash memory controller
EP2458505B1 (en) * 2006-02-09 2014-10-08 Google, Inc. Memory circuit system and method
JPWO2007116486A1 (ja) 2006-03-31 2009-08-20 富士通株式会社 メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
KR100851545B1 (ko) 2006-12-29 2008-08-11 삼성전자주식회사 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템
US8972627B2 (en) * 2009-09-09 2015-03-03 Fusion-Io, Inc. Apparatus, system, and method for managing operations for data storage media
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
KR101893176B1 (ko) 2010-12-03 2018-08-29 삼성전자주식회사 멀티 칩 메모리 장치 및 그것의 구동 방법
US20120239874A1 (en) * 2011-03-02 2012-09-20 Netlist, Inc. Method and system for resolving interoperability of multiple types of dual in-line memory modules
US9645758B2 (en) * 2011-07-22 2017-05-09 Sandisk Technologies Llc Apparatus, system, and method for indexing data of an append-only, log-based structure
US9335952B2 (en) 2013-03-01 2016-05-10 Ocz Storage Solutions, Inc. System and method for polling the status of memory devices
US9684622B2 (en) * 2014-06-09 2017-06-20 Micron Technology, Inc. Method and apparatus for controlling access to a common bus by multiple components
US9536590B1 (en) * 2014-09-03 2017-01-03 Marvell International Ltd. System and method of memory electrical repair
US9933950B2 (en) * 2015-01-16 2018-04-03 Sandisk Technologies Llc Storage operation interrupt
US9921763B1 (en) 2015-06-25 2018-03-20 Crossbar, Inc. Multi-bank non-volatile memory apparatus with high-speed bus
KR102435181B1 (ko) * 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
JP2017123208A (ja) * 2016-01-06 2017-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10025536B2 (en) * 2016-02-10 2018-07-17 Sandisk Technologies Llc Memory system and method for simplifying scheduling on a flash interface module and reducing latencies in a multi-die environment
US10056132B1 (en) * 2016-02-16 2018-08-21 Seagate Technology Llc Assignable registers on a preamp chip
US11403241B2 (en) * 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
TWI684860B (zh) * 2018-10-15 2020-02-11 慧榮科技股份有限公司 用來進行讀取加速之方法以及資料儲存裝置及其控制器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009528609A (ja) 2006-03-28 2009-08-06 ノキア コーポレイション 不揮発性メモリの読み出し待ち時間を減少させる方法及びデバイス
JP2010512586A (ja) 2006-12-06 2010-04-22 フュージョン マルチシステムズ，インク．（ディービイエイ フュージョン−アイオー） 空データトークン指令を用いてストレージデバイス中のデータを管理するための装置、システム及び方法
US20110219171A1 (en) 2010-03-05 2011-09-08 248 SolidState, Inc Virtual channel support in a nonvolatile memory controller
JP2012068936A (ja) 2010-09-24 2012-04-05 Toshiba Corp メモリシステム
JP2013200692A (ja) 2012-03-23 2013-10-03 Toshiba Corp メモリシステム
JP2018525737A (ja) 2015-07-28 2018-09-06 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 増大された効率のためのインテリジェントメモリアーキテクチャ

Also Published As

Publication number Publication date
CN112486866A (zh) 2021-03-12
CN112486866B (zh) 2025-03-21
SG10202006754WA (en) 2021-04-29
KR20210031266A (ko) 2021-03-19
JP2021043975A (ja) 2021-03-18
US20210072902A1 (en) 2021-03-11
US11199975B2 (en) 2021-12-14
US20220083237A1 (en) 2022-03-17
KR20250085687A (ko) 2025-06-12
EP3792775A1 (en) 2021-03-17
US11960728B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
JP6373559B2 (ja) メモリ装置及びメモリ装置の動作方法
KR102615659B1 (ko) 메모리 시스템 및 이의 동작 방법
US12436717B2 (en) Memory controller and operating method thereof
US11461226B2 (en) Storage device including memory controller
KR20150017599A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102012298B1 (ko) 비휘발성 메모리 장치 및 그 구동 방법
KR20250085687A (ko) 인터페이스 회로, 메모리 장치, 저장 장치 및 메모리 장치의 동작 방법
KR102766448B1 (ko) 컨트롤러, 컨트롤러의 동작 방법 및 이를 포함하는 저장 장치
KR20190010335A (ko) 레이턴시 정보를 저장하는 저장 장치, 프로세서 및 컴퓨팅 시스템
US11264086B2 (en) Memory controller and operating method thereof
KR20200071602A (ko) 저장 장치 및 그 동작 방법
US11625178B2 (en) Storage device and method of operating the same
JP2018152112A (ja) メモリ装置及びメモリ装置の動作方法
JP2022159991A (ja) メモリシステム及びその動作方法
US20130173852A1 (en) Memory system
US11941294B2 (en) Memory controller for controlling suspension of operation and method of operating the same
US12153825B2 (en) Memory controller and method of operating the same
KR20240003648A (ko) 메모리 시스템 및 그에 포함된 메모리 컨트롤러의 동작 방법
KR20220157155A (ko) 스토리지 장치 및 그 동작 방법
US12111781B2 (en) Data burst suspend mode using multi-level signaling
US11182310B2 (en) Priority determination circuit and method of operating the priority determination circuit for preventing overlapping operation
KR102355436B1 (ko) 데이터 저장 장치
US8971135B2 (en) Semiconductor memory device receiving data in response to data strobe signal, memory system including the same and operating method thereof
CN115083482A (zh) 存储器装置和包括该存储器装置的存储装置
CN117055804A (zh) 数据突发队列管理

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230705

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250220

R150 Certificate of patent or registration of utility model

Ref document number: 7640239

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150