JP7600701B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置のリーク電流を削減するために、電源線と複数の回路ブロックの各々の電源線である仮想電源線との間に、回路ブロックの動作時にオンする電源スイッチ回路を設ける手法が知られている。
電源スイッチ回路の電源供給能力を高くするために、電源スイッチ回路で使用されるトランジスタのサイズは、論理回路で使用されるセルトランジスタのサイズに比べて大きく設計される。サイズが異なるトランジスタを隣接して配置する場合、サイズが小さいトランジスタのゲート電極等は、半導体装置の製造時に形状がばらつきやすい。形状のばらつきを抑制するために、サイズが互いに異なるトランジスタは、レイアウトルールにより決められた間隔を空けて配置される。例えば、電源スイッチ回路の端に空き領域を設けることで、電源スイッチ回路のトランジスタと、電源スイッチ回路に隣接する論理回路等のトランジスタとが、レイアウトルールを満足する間隔だけ離れて配置される。例えば、電源スイッチ回路の空き領域には、ダミーゲート電極またはダミートランジスタ等が配置される。
米国特許第１０１４１３３６号明細書 米国特許出願公開第２０１９／０２４４９００号明細書 米国特許出願公開第２０１９／０２１４３７７号明細書 特開２０１８－１９０７６０号公報 国際公開第２０１７／２０８８８７号
近時、半導体装置の高集積化とリーク電流の抑制とを両立するために、半導体装置に搭載されるトランジスタは、例えば、プレーナ型ＦＥＴ（Field Effect Transistor）から立体構造を有するｆｉｎＦＥＴ等に置き換わりつつある。これに伴い、論理回路で使用されるトランジスタのサイズと電源スイッチ回路で使用されるトランジスタのサイズとの差は大きくなる傾向にある。そして、製造時のゲート電極等の形状のばらつきを抑えるために、電源スイッチ回路の端には、より大きな空き領域が設けられる。
空き領域が大きいほど、電源スイッチ回路のサイズは大きくなり、単位サイズ当たりの電源供給能力は低下する。また、通常、半導体装置内には複数の電源スイッチ回路が配置される。このため、電源スイッチ回路のサイズが大きくなると、半導体装置に搭載可能な論理回路の規模は小さくなる。論理回路の規模を維持する場合、半導体装置のチップサイズは大きくなる。
本発明は、上記の点に鑑みてなされたもので、電源スイッチ回路内に空き領域が必要な場合にも、電源供給能力の低下を抑制することを目的とする。
本発明の一態様では、半導体装置は、論理回路が配置される第１領域と、前記論理回路とは異なる機能回路が配置される第２領域と、前記第２領域に隣接して設けられ、第１電源線を前記論理回路および前記機能回路に電源を供給する第２電源線に接続する第１電源スイッチ回路と、を有し、前記第１電源スイッチ回路は、前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第１電源線を前記第２電源線に接続する第１トランジスタと、前記機能回路に隣接する領域に設けられたエンドキャップと、前記第１トランジスタが配置される領域と前記エンドキャップとの間に設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第１電源線を前記第２電源線に接続する第２トランジスタと、を有する。
開示の技術によれば、電源スイッチ回路内に空き領域が必要な場合にも、電源供給能力の低下を抑制することができる。
第１の実施形態の半導体装置のレイアウトの一例を示す図である。 図１の電源スイッチ回路ＳＰＳＷ、ＰＰＳＷの一例を示すブロック図である。 図１の周辺領域に設けられる電源スイッチ回路のレイアウトの一例を示す図である。 図３の電源スイッチ回路ＰＰＳＷの電源配線のレイアウトの一例を示す図である。 図４のフィン、ゲート電極およびローカル配線のレイアウトを示す図である。 図３および図４のｎ２－ｆｉｎ×ｍ１トランジスタの構造の一例を示す斜視図である。 図４のＹ１－Ｙ１'線に沿う断面を示す図である。 図４のＸ１－Ｘ１'線に沿う断面を示す図である。 図１のスタンダードセル領域に設けられる電源スイッチ回路のレイアウトの一例を示す図である。 他の電源スイッチ回路の回路レイアウトの一例（比較例）を示す図である。 第２の実施形態における半導体装置のレイアウトの一例を示す図である。 第３の実施形態における半導体装置のレイアウトの一例を示す図である。 第４の実施形態における半導体装置のレイアウトの一例を示す図である。 第５の実施形態における半導体装置のレイアウトの一例を示す図である。 第６の実施形態における半導体装置のレイアウトの一例を示す図である。
以下、図面を用いて実施形態を説明する。以下では、電源が供給される電源線には、電源名と符号が使用される。
（第１の実施形態）
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。図１に示す半導体装置１００は、例えば、少なくとも１つのパワードメインＰＤ１を有する。パワードメインＰＤ１内には、図示しない複数のスタンダードセルが配置されるスタンダードセル領域ＳＣＡと、１つまたは複数のＲＡＭ（Random Access Memory）が配置される複数の周辺領域ＰＡとが設けられる。スタンダードセル領域ＳＣＡは、論理回路が配置される第１領域の一例であり、周辺領域ＰＡは、論理回路とは異なる機能回路が設けられる第２領域の一例である。
図１では、１つのパワードメインＰＤ１のみが示されるが、半導体装置１００は、複数のパワードメインを有してもよい。なお、図１においてパワードメインＰＤ１の左側が、半導体装置１００のチップ端であってもよい。特に限定されないが、半導体装置１００に搭載されるトランジスタは、ｆｉｎＦＥＴである。ｆｉｎＦＥＴについては、図６で説明する。
スタンダードセル領域ＳＣＡには、複数の電源スイッチ回路ＳＰＳＷが間隔を置いて配置される。また、スタンダードセル領域ＳＣＡの周囲には、網掛けのパターンで示されるエンドキャップＥＣＡＰが配置される。エンドキャップＥＣＡＰは、ダミーゲート電極またはダミートランジスタを有する。なお、スタンダードセル領域ＳＣＡに電源スイッチ回路ＳＰＳＷを配置せずに、スタンダードセルのみが配置されてもよい。
各周辺領域ＰＡには、１つまたは複数のＲＡＭが配置され、一部の周辺領域ＰＡには、ＲＡＭに隣接して複数の電源スイッチ回路ＰＰＳＷとエンドキャップＥＣＡＰとが配置される。ＲＡＭは、ハードマクロであるメモリＩＰ（Intellectual Property）の一例であり、所定の機能を有する機能回路の一例である。電源スイッチ回路ＰＰＳＷは、第１電源スイッチ回路の一例である。電源スイッチ回路ＳＰＳＷは、第２電源スイッチ回路の一例である。
図２は、図１の電源スイッチ回路ＳＰＳＷ、ＰＰＳＷの一例を示す。電源スイッチ回路ＰＰＳＷは、ｐチャネルトランジスタＰＴ１および電源スイッチ制御回路ＰＣＮＴ１を有する。電源スイッチ回路ＳＰＳＷは、ｐチャネルトランジスタＰＴ２および電源スイッチ制御回路ＰＣＮＴ２を有する。なお、ｐチャネルトランジスタＰＴ１、ＰＴ２のそれぞれは、実際には、並列接続された複数のトランジスタを含む。なお、電源スイッチ回路ＳＰＳＷおよび電源スイッチ回路ＰＰＳＷは、それぞれｐチャネルトランジスタＰＴ１およびｐチャネルトランジスタＰＴ２の代わりにｎチャネルトランジスタを有してもよい。この場合、ｎチャネルトランジスタのソースは接地線ＶＳＳに接続され、ドレインはスタンダードセルの各論理回路に接続し、接地電位を供給する仮想接地線に接続される。
ｐチャネルトランジスタＰＴ１のソースは、例えば、外部電源ＶＤＤが供給される電源線ＶＤＤに接続され、ｐチャネルトランジスタのドレインは、スタンダードセルおよびＲＡＭの電源端子に接続される仮想電源線ＶＶＤＤに接続される。電源線ＶＤＤは、第１電源線の一例であり、仮想電源線ＶＶＤＤは、第２電源線の一例である。ｐチャネルトランジスタＰＴ１のゲート電極は、電源スイッチ制御回路ＰＣＮＴ１の出力に接続される。
ｐチャネルトランジスタＰＴ２のソースは、電源線ＶＤＤに接続され、ｐチャネルトランジスタのドレインは、仮想電源線ＶＶＤＤに接続される。ｐチャネルトランジスタＰＴ２のゲート電極は、電源スイッチ制御回路ＰＣＮＴ２の出力に接続される。
各電源スイッチ制御回路ＰＣＮＴ１、ＰＣＮＴ２は、常時動作するために電源線ＶＤＤおよび接地線ＶＳＳに接続され、電源制御信号ＰＣＮＴに基づいて動作する。電源スイッチ制御回路ＰＣＮＴ１は、電源制御信号ＰＣＮＴがパワードメインＰＤ１内の回路を動作させるアクティブモードを示す場合、ｐチャネルトランジスタＰＴ１のゲート電極に接地電圧ＶＳＳを供給する。これにより、ｐチャネルトランジスタＰＴ１はオンし、電源線ＶＤＤと仮想電源線ＶＶＤＤとが相互に接続される。
電源スイッチ制御回路ＰＣＮＴ２は、電源制御信号ＰＣＮＴがアクティブモードを示す場合、ｐチャネルトランジスタＰＴ２のゲート電極に接地電圧ＶＳＳを供給する。これにより、ｐチャネルトランジスタＰＴ２はオンし、電源線ＶＤＤと仮想電源線ＶＶＤＤとが相互に接続される。
電源スイッチ制御回路ＰＣＮＴ１は、電源制御信号ＰＣＮＴがパワーダウンモードを示す場合、ｐチャネルトランジスタＰＴ１のゲート電極に電源電圧ＶＤＤを供給する。これにより、ｐチャネルトランジスタＰＴ１はオフし、電源線ＶＤＤと仮想電源線ＶＶＤＤとの接続が遮断される。
電源スイッチ制御回路ＰＣＮＴ２は、電源制御信号ＰＣＮＴがパワーダウンモードを示す場合、ｐチャネルトランジスタＰＴ２のゲート電極に電源電圧ＶＤＤを供給する。これにより、ｐチャネルトランジスタＰＴ２はオフし、電源線ＶＤＤと仮想電源線ＶＶＤＤとの接続が遮断される。このように、ｐチャネルトランジスタＰＴ１、ＰＴ２は、共通の電源制御信号ＰＣＮＴに基づいて動作し、電源線ＶＤＤを仮想電源線ＶＶＤＤに接続する電源スイッチとして機能する。
ＲＡＭの電源端子は、仮想電源線ＶＶＤＤに接続され、ＲＡＭの接地端子は、接地線ＶＳＳに接続される。同様に、スタンダードセルの電源端子は、仮想電源線ＶＶＤＤに接続され、スタンダードセルの接地端子は、接地線ＶＳＳに接続される。
ｐチャネルトランジスタＰＴ１、ＰＴ２は、アクティブモード中にオンし、電源線ＶＤＤを仮想電源線ＶＶＤＤに接続する。これにより、パワードメインＰＤ１内のＲＡＭおよびスタンダードセルは、アクティブモード中、仮想電源線ＶＶＤＤを介して電源電圧ＶＤＤを受け、動作する。一方、ｐチャネルトランジスタＰＴ１、ＰＴ２は、パワーダウンモード中にオフし、電源線ＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。これにより、パワードメインＰＤ１内のＲＡＭおよびスタンダードセルは、パワーダウンモード中、電源電圧ＶＤＤの供給が停止され、動作を停止する。
なお、複数のｐチャネルトランジスタＰＴ１は、電源スイッチ制御回路ＰＣＮＴ１からの互いに異なるタイミングの制御信号をゲート電極でそれぞれ受け、順次にオンされ、順次にオフされてもよい。同様に、複数のｐチャネルトランジスタＰＴ２は、電源スイッチ制御回路ＰＣＮＴ２からの互いに異なるタイミングの制御信号をゲート電極でそれぞれ受け、順次にオンされ、順次にオフされてもよい。
ｐチャネルトランジスタＰＴ１（またはＰＴ２）の動作タイミングをずらすことで、電源ＶＤＤから仮想電源線ＶＶＤＤに電流が急激に流れることが抑止される。これにより、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷの動作の開始時に発生する電源ノイズを緩和することができる。
図３は、図１の周辺領域ＰＡに設けられる電源スイッチ回路ＰＰＳＷのレイアウトの一例を示す。図３では、電源スイッチ回路ＰＰＳＷが、Ｘ方向に延在する５本の電源線（ＶＶＤＤ、ＶＳＳ）の間に設けられる４つの領域を使用する４ハイトセルである例が示される。なお、電源スイッチ回路ＰＰＳＷは、ダブルハイトセル（２ハイトセル）でもよく、８ハイトセルでもよい。Ｘ方向は、第１方向の一例である。
電源スイッチ回路ＰＰＳＷは、メイントランジスタＭＴｒ、サブトランジスタＳＴｒ、付加トランジスタＡＴｒ１、ＡＴｒ２、ウェルタップＷＬＴ、メインバッファ部ＭＢＵＦ、サブバッファ部ＳＢＵＦおよび２つのエンドキャップＥＣＡＰを有する。メイントランジスタＭＴｒ、サブトランジスタＳＴｒおよび付加トランジスタＡＴｒ１、ＡＴｒ２は、図２に示したｐチャネルトランジスタＰＴ１に対応する複数のｐチャネルトランジスタをそれぞれ有する。メイントランジスタＭＴｒおよびサブトランジスタＳＴｒは、第１トランジスタの一例である。付加トランジスタＡＴｒ１は、第２トランジスタの一例であり、付加トランジスタＡＴｒ２は、第５トランジスタの一例である。
メイントランジスタＭＴｒは、ｎ１個のフィンとｍ１本のゲート電極とを有する複数のトランジスタ（以下、ｎ１－ｆｉｎ×ｍ１トランジスタとも称する）を有する。また、メイントランジスタＭＴｒは、ｎ２個のフィンとｍ１本のゲート電極とを有する複数のトランジスタ（以下、ｎ２－ｆｉｎ×ｍ１トランジスタとも称する）とを有する。付加トランジスタＡＴｒ１、ＡＴｒ２は、ｎ２個のフィンとｍ２本のゲート電極とを有する複数のトランジスタ（以下、ｎ２－ｆｉｎ×ｍ２トランジスタとも称する）とを有する。ここで、ｎ１、ｎ２、ｍ１およびｍ２は、ｎ１＞ｎ２、ｍ１＞ｍ２の関係の成り立つ任意の自然数である。
各トランジスタのサイズは、フィン数とゲート電極の数とに応じて異なる。例えばｎ１＝８、ｎ２＝３、ｍ１＝１０、ｍ２＝１である場合、トランジスタのサイズは、大きい順にｎ１－ｆｉｎ×ｍ１＞ｎ２－ｆｉｎ×ｍ１＞ｎ２－ｆｉｎ×ｍ２である。例えば、ｎ２－ｆｉｎ×ｍ２トランジスタのサイズは、図１のスタンダードセル領域ＳＣＡの論理回路に使用される複数種のトランジスタのうちのいずれかのトランジスタのサイズと同じである。
メインバッファ部ＭＢＵＦおよびサブバッファ部ＳＢＵＦは、図２に示した電源スイッチ制御回路ＰＣＮＴ１に含まれる。メインバッファ部ＭＢＵＦは、メイントランジスタＭＴｒおよび付加トランジスタＡＴｒ１、ＡＴｒ２の動作を制御し、サブバッファ部ＳＢＵＦは、サブトランジスタＳＴｒの動作を制御する。なお、付加トランジスタＡＴｒ１、ＡＴｒ２は、サブバッファ部ＳＢＵＦにより制御されてもよい。
ウェルタップＷＬＴは、ｐチャネルトランジスタが形成されるウェル領域に電源電圧ＶＶＤＤを供給する。２つのエンドキャップＥＣＡＰは、図３の横方向であるＸ方向の両端に配置される。
この実施形態では、半導体装置１００のレイアウトルールにより、ｎ１－ｆｉｎ×ｍ１トランジスタのＸ方向の端と、電源スイッチ回路ＰＰＳＷのレイアウト領域の端とは間隔ＳＰ１以上離される。間隔ＳＰ１のルールは、電源スイッチ回路ＰＰＳＷに隣接する他の回路といった外部要因からの影響によりｎ１－ｆｉｎ×ｍ１トランジスタのゲート電極等の形状が、半導体装置１００の製造時にばらつくことを抑制し、トランジスタの電気的特性のばらつきを抑制するために設定される。
例えば、エンドキャップＥＣＡＰのＸ方向の幅は、間隔ＳＰ１より小さく、エンドキャップＥＣＡＰとｎ１－ｆｉｎ×ｍ１トランジスタとの間には空き領域が発生する。この実施形態では、この空き領域に電源スイッチとして機能する付加トランジスタＡＴｒ１が配置される。また、電源スイッチ回路ＰＰＳＷの他の空き領域（この例では、メインバッファ部ＭＢＵＦとサブバッファ部ＳＢＵＦとの間）にも電源スイッチとして機能する付加トランジスタＡＴｒ２が配置される。
このように、メイントランジスタＭＴｒ、サブトランジスタＳＴｒおよび付加トランジスタＡＴｒ１、ＡＴｒ２は、電源線ＶＤＤを仮想電源線ＶＶＤＤに接続する電源スイッチとして機能する。したがって、電源スイッチ回路ＰＰＳＷにおいて、レイアウトルールの制約（間隔ＳＰ１）により発生する空き領域に配置される付加トランジスタＡＴｒ１により、電源スイッチ回路ＰＰＳＷの電源供給能力を向上することができる。
この際、付加トランジスタＡＴｒ１は、スタンダードセル領域ＳＣＡに配置される論理回路に使用されるｎ２－ｆｉｎ×ｍ２トランジスタと同じ構造を有する。このため、電源スイッチ回路ＰＰＳＷに隣接する回路のゲート電極等の形状のばらつきの抑制に寄与することができる。
また、電源スイッチ回路ＰＰＳＷにおいて、回路レイアウトの都合により発生する空き領域に配置される付加トランジスタＡＴｒ２により、電源スイッチ回路ＰＰＳＷの電源供給能力を向上することができる。この結果、電源スイッチ回路ＰＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。
すなわち、空き領域に付加トランジスタＡＴｒ１、ＡＴｒ２を配置することで、電源スイッチ回路ＰＰＳＷのレイアウト面積の増大を抑制しつつ、ｐチャネルトランジスタＰＴ１の電源供給能力を向上させることができる。
図４は、図３の電源スイッチ回路ＰＰＳＷの電源配線のレイアウトの一例を示す。図４は、図３の電源スイッチ回路ＰＰＳＷにおいて、メイントランジスタＭＴｒから右側のダブルハイトセル分のレイアウトを示す。以下では、電源スイッチ回路ＰＰＳＷの外部から配線される仮想電源線ＶＶＤＤおよび接地線ＶＳＳは、電源線ＶＶＤＤ、ＶＳＳとも称する。電源スイッチ回路ＰＰＳＷ内に閉じている仮想電源線ＶＶＤＤおよび電源線ＶＤＤは、それぞれ配線ＶＶＤＤ、ＶＤＤとも称する。図４の例では、ｎ１＝８、ｎ２＝３、ｍ１＝１０、ｍ２＝１である。
２本の電源線ＶＶＤＤおよび１本の電源線ＶＳＳは、Ｍ０層を使用して形成される。Ｍ０層は、半導体基板に最も近い金属配線層であり、Ｍ０層の配線は、Ｘ方向（図４の横方向）に延在する。各電源線ＶＶＤＤと電源線ＶＳＳとの間には、Ｍ０層を使用して配線ＶＤＤ、ＶＶＤＤおよび信号線ＳＩＧが形成される。例えば、信号線ＳＩＧは、図２に示したｐチャネルトランジスタＰＴ１のゲート配線である。
Ｙ方向に延在するローカル配線ＶＤＤは、ビアを介してＭ０層の配線ＶＤＤに接続される。Ｙ方向は、Ｘ方向と直交する第２方向の一例である。Ｍ０層の配線ＶＤＤは、図示しないビアを介して上層の金属配線層を使用して形成される電源線ＶＤＤに接続される。Ｙ方向に延在するローカル配線ＶＶＤＤは、ビアを介してＭ０層の配線ＶＶＤＤおよびＭ０層の電源線ＶＶＤＤに接続される。なお、Ｍ０層の配線ＶＶＤＤおよび電源線ＶＶＤＤは、上層の金属配線層を使用して形成される電源線ＶＶＤＤに接続されてもよい。ローカル配線ＶＤＤ、ＶＶＤＤは、Ｙ方向に延在するゲート電極Ｇの間に設けられる。
フィンは、Ｘ方向に延在し、Ｙ方向に間隔を置いて配列される。例えば、ｎ２－ｆｉｎ×ｍ１トランジスタは、Ｘ方向の両側にダミーゲート電極ＤＭＹＧを有するため、ｍ１＋２本のゲート電極を有する。ｎ２－ｆｉｎ×ｍ２トランジスタは、Ｘ方向の両側にダミーゲート電極ＤＭＹＧを有するため、ｍ２＋２本のゲート電極を有する。図４に示す例では、エンドキャップＥＣＡＰは、３本のダミーゲート電極ＤＭＹＧと、ダミーゲート電極ＤＭＹＧの間に配置されるダミーのローカル配線とを有する。
ｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ２－ｆｉｎ×ｍ２トランジスタにおいて、互いに隣接する２本のゲート電極Ｇの間には、ソース領域Ｓまたはドレイン領域Ｄが形成される。ソース領域Ｓおよびドレイン領域Ｄは、ゲート電極Ｇを挟んで交互に形成され、ソース領域Ｓには配線ＶＤＤが接続され、ドレイン領域Ｄには、配線ＶＶＤＤが接続される。なお、ｆｉｎＦＥＴでは、ソース領域Ｓおよびドレイン領域Ｄは、それぞれフィンに形成される。このため、ローカル配線ＶＤＤは、ソース領域Ｓとして機能するフィンに接続され、ローカル配線ＶＶＤＤは、ドレイン領域Ｄとして機能するフィンに接続される。
図５は、図４のフィン、ゲート電極Ｇおよびローカル配線のレイアウトを示す。ゲート電極Ｇおよびローカル配線は、Ｘ方向に延在するフィンを跨いでＹ方向に形成される。
図６は、図３および図４のｎ２－ｆｉｎ×ｍ１トランジスタの構造の一例を示す。ｆｉｎトランジスタは、半導体基板上に設けられたＸ方向に延在するフィンと、フィンを跨いでＹ方向に延在するゲート電極Ｇとを有する。フィンにおけるゲート電極Ｇと対向する部分には、ゲート絶縁膜が形成され、ゲート絶縁膜で覆われるフィンの表面部分にトランジスタのチャネルが形成される。
そして、ソース領域Ｓとドレイン領域Ｄとが、フィンにおけるゲート電極Ｇの両側にそれぞれ設けられる。図示を省略しているが、各ソース領域Ｓおよび各ドレイン領域Ｄには、ゲート電極Ｇの延在方向に沿うローカル配線ＶＤＤおよびローカル配線ＶＶＤＤがそれぞれ設けられる。図４に示した電源スイッチ回路ＰＰＳＷでは、ｐチャネルトランジスタが形成され、ソース領域Ｓが配線ＶＤＤに接続され、ドレイン領域Ｄが配線ＶＶＤＤに接続される。なお、図６において、ソース領域Ｓとドレイン領域Ｄとが入れ替えられてもよい。
図７は、図４のＹ１－Ｙ１'線に沿う断面を示す。フィンは、半導体基板上に形成されたＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜中に形成される。素子分離絶縁膜上に突出するフィンの上部は、図７に示す断面では、ローカル配線ＶＶＤＤで覆われる。図７に示す断面では、各ローカル配線ＶＶＤＤは、ビアを介して、Ｍ０層に形成された電源線ＶＶＤＤおよび配線ＶＶＤＤに接続される。各ローカル配線ＶＶＤＤ、各ビアおよびＭ０層に形成される各配線ＶＶＤＤ、ＶＤＤは、層間絶縁膜によりそれぞれ電気的に分離される。
図８は、図４のＸ１－Ｘ１'線に沿う断面を示す。図８に示す断面では、フィンの上にローカル配線およびゲート電極が交互に形成される。また、ローカル配線のうち、図示しないトランジスタのドレイン領域に接続されるローカル配線は、Ｍ０層に形成される配線ＶＶＤＤに接続される。
図９は、図１のスタンダードセル領域ＳＣＡに設けられる電源スイッチ回路ＳＰＳＷのレイアウトの一例を示す。図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。スタンダードセル領域ＳＣＡに設けられる電源スイッチ回路ＳＰＳＷは、エンドキャップＥＣＡＰを持たず、レイアウトルールで定義される間隔ＳＰ１が不要となる。
ただし、例えば、電源スイッチ回路ＳＰＳＷがスタンダードセル領域ＳＣＡを囲んで配置されるエンドキャップＥＣＡＰと隣接する場合、電源スイッチ回路ＳＰＳＷとエンドキャップＥＣＡＰとの間に間隔ＳＰ１を設ける必要が生じる。このような場合、図９の例に示すように、間隔ＳＰ１に付加トランジスタＡＴｒ１（ｎ２－ｆｉｎ×ｍ２トランジスタ）を配置する。なお、電源スイッチ回路ＳＰＳＷがスタンダードセル領域ＳＣＡを囲んで配置されるエンドキャップＥＣＡＰと離れて配置される場合、間隔ＳＰ１および間隔ＳＰ１に配置される付加トランジスタＡＴｒ１の配置を省略してもよい。
電源スイッチ回路ＳＰＳＷのその他の構成は、図３の電源スイッチ回路ＰＰＳＷの構成と同様である。電源スイッチ回路ＳＰＳＷの他の空き領域（この例では、メインバッファ部ＭＢＵＦとサブバッファ部ＳＢＵＦとの間）に電源スイッチとして機能する付加トランジスタＡＴｒ２（ｎ２－ｆｉｎ×ｍ２トランジスタ）が配置される。
電源スイッチ回路ＳＰＳＷに設けられるメイントランジスタＭＴｒおよびサブトランジスタＳＴｒは、第３トランジスタの一例である。電源スイッチ回路ＳＰＳＷに設けられる付加トランジスタＡＴｒ１は、第４トランジスタの一例であり、付加トランジスタＡＴｒ２は、第５トランジスタの一例である。
図３に示す電源スイッチ回路ＰＰＳＷと同様に、電源スイッチ回路ＳＰＳＷのメイントランジスタＭＴｒ、サブトランジスタＳＴｒおよび付加トランジスタＡＴｒ１、ＡＴｒ２は、電源線ＶＤＤを仮想電源線ＶＶＤＤに接続する電源スイッチとして機能する。したがって、電源スイッチ回路ＳＰＳＷにおいて、レイアウトルールの制約（間隔ＳＰ１）により発生する空き領域に配置される付加トランジスタＡＴｒ１により、電源スイッチ回路ＳＰＳＷの電源供給能力を向上することができる。
この際、付加トランジスタＡＴｒ１は、スタンダードセル領域ＳＣＡに配置される論理回路に使用されるｎ２－ｆｉｎ×ｍ２トランジスタと同じ構造を有する。このため、エンドキャップＥＣＡＰと隣接する電源スイッチ回路ＳＰＳＷは、スタンダードセル領域ＳＣＡの外部に配置される他の回路やその他パターンなどに起因するゲート電極等の形状のばらつきを抑制することができる。
また、電源スイッチ回路ＳＰＳＷにおいて、回路レイアウトの都合により発生する空き領域に配置される付加トランジスタＡＴｒ２により、電源スイッチ回路ＳＰＳＷの電源供給能力を向上することができる。この結果、電源スイッチ回路ＳＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。
すなわち、空き領域に付加トランジスタＡＴｒ１、ＡＴｒ２を配置することで、電源スイッチ回路ＳＰＳＷのレイアウト面積の増大を抑制しつつ、ｐチャネルトランジスタＰＴ２の電源供給能力を向上させることができる。
図１０は、他の電源スイッチ回路ＰＳＷの回路レイアウトの一例（比較例）を示す。図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１０に示す電源スイッチ回路ＰＳＷは、図３の電源スイッチ回路ＰＰＳＷの付加トランジスタＡＴｒ１、ＡＴｒ２の配置領域にトランジスタが配置されず、空き領域Ｅ１、Ｅ２になっている。この場合、電源スイッチ回路ＰＳＷの電源供給能力は、図３の電源スイッチ回路ＰＰＳＷおよび図９の電源スイッチ回路ＳＰＳＷより低下する。
以上、この実施形態では、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷの各々において、レイアウトルールの制約（間隔ＳＰ１）により発生する空き領域に付加トランジスタＡＴｒ１が配置される。これにより、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。換言すれば、レイアウトルールの制約により、電源スイッチ回路内ＰＰＳＷ、ＳＰＳＷに空き領域が必要な場合にも、電源供給能力の低下を抑制することができる。
付加トランジスタＡＴｒ１は、スタンダードセル領域ＳＣＡに配置される論理回路に使用される３ｆｉｎ×１トランジスタと同じ構造を有する。このため、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷに隣接する回路のゲート電極等の形状のばらつきの抑制に寄与することができる。
また、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷにおいて、回路レイアウトの都合により発生する空き領域に配置される付加トランジスタＡＴｒ２により、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷの電源供給能力を向上することができる。これにより、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。
（第２の実施形態）
図１１は、第２の実施形態における半導体装置のレイアウトの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１０に示す半導体装置１０２は、例えば、図１に示したパワードメインＰＤ１におけるＸ方向の左側に、パワードメインＰＤ２、ＰＤ３を有する。
パワードメインＰＤ２は、パワードメインＰＤ１と同様の回路がレイアウトされる。パワードメインＰＤ３は、半導体装置１０２に電源が供給されている間に常時動作する回路がレイアウトされるため、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷは配置されない。
以上、この実施形態では、複数のパワードメインＰＤ１、ＰＤ２、ＰＤ３が互いに隣接する場合にも、上述した実施形態と同様に、電源スイッチ回路ＰＰＳＷ、ＳＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。
（第３の実施形態）
図１２は、第３の実施形態における半導体装置のレイアウトの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１１に示す半導体装置１０４は、周辺領域ＰＡにＲＡＭとアナログＩＰとが配置される。
半導体装置１０４において、アナログＩＰ以外の回路は、半導体装置１０４に電源が供給されている間に常時動作する。このため、アナログＩＰのＸ方向の両側に電源スイッチ回路ＰＰＳＷが配置され、アナログＩＰと電源スイッチ回路ＰＰＳＷとは、パワードメインＰＤ４に属する。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路ＰＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。
（第４の実施形態）
図１３は、第４の実施形態における半導体装置のレイアウトの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１３に示す半導体装置１０６は、ＲＡＭに隣接する領域に、Ｙ方向にそれぞれ配列される複数の電源スイッチ回路ＰＰＳＷを含む２つの電源スイッチ回路列が設けられる。すなわち、半導体装置１０６は、図１の半導体装置１００に比べて、電源スイッチ回路ＰＰＳＷの数が増えている。半導体装置１０６のその他の構成は、図１の半導体装置１００の構成と同様である。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路ＰＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。さらに、この実施形態では、半導体装置１０６のパワードメインＰＤ１内に空き領域がある場合、空き領域を利用して電源スイッチ回路ＰＰＳＷを追加することで、パワードメインＰＤ１での電源供給能力をさらに向上することができる。
（第５の実施形態）
図１４は、第５の実施形態における半導体装置のレイアウトの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１４に示す半導体装置１０８は、スタンダードセル領域ＳＣＡの周囲に設けられる電源スイッチ領域に配置される複数種の電源スイッチ回路ＰＰＳＷ（ＰＰＳＷａ、ＰＰＳＷｂ、ＰＰＳＷｃ）を有する。スタンダードセル領域ＳＣＡには、図１に示した電源スイッチ回路ＳＰＳＷが配置されない。このため、スタンダードセル領域ＳＣＡに配置される回路の動作電源である電源ＶＶＤＤは、図示しない上層の配線層を介して電源スイッチ回路ＰＰＳＷから供給される。
電源スイッチ回路ＰＰＳＷａは、スタンダードセル領域ＳＣＡにおけるＸ方向の両側に配置される。電源スイッチ回路ＰＰＳＷａは、Ｘ方向の中央部に配置されるｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ１－ｆｉｎ×ｍ１トランジスタを有する。また、電源スイッチ回路ＰＰＳＷａは、ｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ１－ｆｉｎ×ｍ１トランジスタのゲート電極の配列方向であるＸ方向の両側に配置されたｎ２－ｆｉｎ×ｍ２トランジスタとエンドキャップＥＣＡＰとを有する。
ｎ２－ｆｉｎ×ｍ２トランジスタは、ｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ１－ｆｉｎ×ｍ１トランジスタに隣接して設けられる。エンドキャップＥＣＡＰは、ｎ２－ｆｉｎ×ｍ２トランジスタにおけるｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ１－ｆｉｎ×ｍ１トランジスタと反対側に配置される。そして、エンドキャップＥＣＡＰと、エンドキャップＥＣＡＰに隣接するｎ２－ｆｉｎ×ｍ２トランジスタとにより、レイアウトルールで定義される間隔ＳＰ１が確保される。
電源スイッチ回路ＰＰＳＷｂは、スタンダードセル領域ＳＣＡの周囲の角部に配置される。電源スイッチ回路ＰＰＳＷｂの周辺部には、電源スイッチ回路ＰＰＳＷｃ側の端部を除いて、エンドキャップＥＣＡＰが配置される。そして、電源スイッチ回路ＰＰＳＷｂは、Ｘ方向の端に配置されたエンドキャップＥＣＡＰに隣接するｎ２－ｆｉｎ×ｍ２トランジスタと、ｎ２－ｆｉｎ×ｍ２トランジスタの列に隣接して配置されたｎ１－ｆｉｎ×ｍ１トランジスタおよびｎ２－ｆｉｎ×ｍ１トランジスタとを有する。電源スイッチ回路ＰＰＳＷｂにおいても、エンドキャップＥＣＡＰと、エンドキャップＥＣＡＰに隣接するｎ２－ｆｉｎ×ｍ２トランジスタとにより間隔ＳＰ１が確保される。
電源スイッチ回路ＰＰＳＷｃは、スタンダードセル領域ＳＣＡにおけるＹ方向の両側に配置される。電源スイッチ回路ＰＰＳＷｃは、電源スイッチ回路ＰＰＳＷｂから、ｎ２－ｆｉｎ×ｍ２トランジスタと、ｎ２－ｆｉｎ×ｍ２トランジスタのＸ方向に隣接するエンドキャップＥＣＡＰとを取り除いた構成を有する。
なお、各電源スイッチ回路ＰＰＳＷａ、ＰＰＳＷｂ、ＰＰＳＷｃは、メインバッファ部ＭＢＵＦおよびサブバッファ部ＳＢＵＦを持たなくてもよい。この場合、図２に示した電源スイッチ制御回路ＰＣＮＴ１は、各電源スイッチ回路ＰＰＳＷａ、ＰＰＳＷｂ、ＰＰＳＷｃの外部に設けられる。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路ＰＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。さらに、この実施形態では、スタンダードセル領域ＳＣＡの周囲に電源スイッチ回路ＰＰＳＷａ、ＰＰＳＷｂ、ＰＰＳＷｃを配置することで、スタンダードセル領域ＳＣＡ内の電源スイッチ回路ＳＰＳＷを不要にすることできる。したがって、スタンダードセル領域ＳＣＡ内の論理回路間を、電源スイッチ回路ＳＰＳＷに影響されることなく接続することができ、信号の伝搬遅延時間を最小限にすることができる。この結果、半導体装置１０８の性能向上に寄与することができる。
（第６の実施形態）
図１５は、第６の実施形態における半導体装置のレイアウトの一例を示す。図１および図１４と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１５に示す半導体装置１１０は、スタンダードセル領域ＳＣＡのＹ方向の一方に隣接して設けられる電源スイッチ領域に配置される複数種の電源スイッチ回路ＰＰＳＷ（ＰＰＳＷｂ、ＰＰＳＷｃ、ＰＰＳＷｄ、ＰＰＳＷｅ）を有する。図１４と同様に、スタンダードセル領域ＳＣＡには、図１に示した電源スイッチ回路ＳＰＳＷが配置されない。このため、スタンダードセル領域ＳＣＡに配置される回路の動作電源である電源ＶＶＤＤは、図示しない上層の配線層を介して電源スイッチ回路ＰＰＳＷから供給される。
この実施形態では、環状に配置される電源スイッチ回路ＰＰＳＷｂ、ＰＰＳＷｃ、ＰＰＳＷｄの内側に電源スイッチ回路ＰＰＳＷｅが配置される。電源スイッチ回路ＰＰＳＷｂ、ＰＰＳＷｃは、図１４の電源スイッチ回路ＰＰＳＷｂ、ＰＰＳＷｃと同じ構成を有する。
電源スイッチ回路ＰＰＳＷｄは、Ｘ方向の左側に配置されるｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ１－ｆｉｎ×ｍ１トランジスタを有する。また、電源スイッチ回路ＰＰＳＷｄは、Ｘ方向において電源スイッチ回路ＰＰＳＷｅの反対側に順次に配置されたｎ２－ｆｉｎ×ｍ２トランジスタとエンドキャップＥＣＡＰとを有する。
そして、ｎ２－ｆｉｎ×ｍ２トランジスタと、ｎ２－ｆｉｎ×ｍ２トランジスタに隣接するエンドキャップＥＣＡＰとにより間隔ＳＰ１が確保される。電源スイッチ回路ＰＰＳＷｄは、図１４の電源スイッチ回路ＰＰＳＷａから、ｎ２－ｆｉｎ×ｍ２トランジスタの１つ列と、１つのエンドキャップＥＣＡＰとを削除した構成を有する。これは、電源スイッチ回路ＰＰＳＷｄのＸ方向の一端がスタンダードセル領域ＳＣＡに隣接しないためである。
電源スイッチ回路ＰＰＳＷｅは、電源スイッチ回路ＰＰＳＷｂ、ＰＰＳＷｃ、ＰＰＳＷｄの内側に配置されるため、間隔ＳＰ１を確保するためのｎ２－ｆｉｎ×ｍ２トランジスタとエンドキャップＥＣＡＰとは配置されない。このため、電源スイッチ回路ＰＰＳＷｅは、ｎ２－ｆｉｎ×ｍ１トランジスタおよびｎ２－ｆｉｎ×ｍ１トランジスタのみを有する。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路ＰＰＳＷのレイアウト面積を増加させることなく電源供給能力を向上することができる。
なお、上述した実施形態は、ｆｉｎＦＥＴを有する電源スイッチ回路ＰＳＷ１、ＰＳＷ２に適用する例を述べたが、プレーナ型トランジスタ、ナノワイヤトランジスタ、ナノシートトランジスタ、フォークシートトランジスタ、ＣＦＥＴ（Complementary FET）、縦型ナノワイヤトランジスタなどを有する電源スイッチ回路に適用されてもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１００、１０２、１０４、１０６、１０８、１１０ 半導体装置
ＡＴｒ１、ＡＴｒ２ 付加トランジスタ
Ｄ ドレイン領域
Ｅ１、Ｅ２ 領域
ＥＣＡＰ エンドキャップ
Ｇ ゲート電極
ＭＢＵＦ メインバッファ部
ＭＴｒ メイントランジスタ
ＰＡ 周辺領域
ＰＣＮＴ 電源制御信号
ＰＣＮＴ１、ＰＣＮＴ２ 電源スイッチ制御回路
ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４ パワードメイン
ＰＰＳＷ、ＰＰＳＷａ、ＰＰＳＷｂ 電源スイッチ回路
ＰＰＳＷｃ、ＰＰＳＷｄ、ＰＰＳＷｅ 電源スイッチ回路
ＰＴ１、ＰＴ２ ｐチャネルトランジスタ
Ｓ ソース領域
ＳＢＵＦ サブバッファ部
ＳＣＡ スタンダードセル領域
ＳＩＧ 信号線
ＳＰ１ 間隔
ＳＰＳＷ 電源スイッチ回路
ＳＴｒ サブトランジスタ
ＶＤＤ 電源線
ＶＳＳ 電源線（接地線）
ＶＶＤＤ 仮想電源線
ＷＬＴ ウェルタップ

Claims (9)

  1. 論理回路が配置される第１領域と、
    前記論理回路とは異なる機能回路が配置される第２領域と、
    前記第２領域に隣接して設けられ、第１電源線を前記論理回路および前記機能回路に電源を供給する第２電源線に接続する第１電源スイッチ回路と、
    を有し、
    前記第１電源スイッチ回路は、
    前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第１電源線を前記第２電源線に接続する第１トランジスタと、
    前記機能回路に隣接する領域に設けられたエンドキャップと、
    前記第１トランジスタが配置される領域と前記エンドキャップとの間に設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第１電源線を前記第２電源線に接続する第２トランジスタと、
    を有する半導体装置。
  2. 前記第１領域内に設けられ、前記第１電源線を前記第２電源線に接続する第２電源スイッチ回路を有し、
    前記第２電源スイッチ回路は、
    前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第１電源線を前記第２電源線に接続する第３トランジスタと、
    前記第３トランジスタにおいて前記第３トランジスタのゲート電極の配列方向の端に隣接して設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第１電源線を前記第２電源線に接続する第４トランジスタと、
    を有し、
    前記第４トランジスタが配置される領域の大きさは、前記第１電源スイッチ回路の前記第２トランジスタが配置される領域の大きさと同じである
    請求項１に記載の半導体装置。
  3. 前記第１電源スイッチ回路は、前記第２トランジスタと同じサイズを有し、前記第１電源線を前記第２電源線に接続する第５トランジスタを有する
    請求項１または請求項２に記載の半導体装置。
  4. 前記第１トランジスタおよび前記第２トランジスタの各々は、第１方向に配列される複数のゲート電極を有し、
    前記第１トランジスタ、前記第２トランジスタおよび前記エンドキャップは、前記第１方向に沿って配置される
    請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記機能回路は、メモリＩＰ、ハードマクロＩＰまたはアナログＩＰである
    請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 論理回路が配置される第１領域と、
    前記第１領域に隣接して設けられ、第１電源線を前記論理回路に電源を供給する第２電源線に接続する複数種の電源スイッチ回路が配置される電源スイッチ領域と、
    を有し、
    前記複数種の電源スイッチ回路は、前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第１電源線を前記第２電源線に接続する第１トランジスタを有し、
    前記複数種の電源スイッチ回路の少なくとも１種は、さらに、
    前記第１トランジスタが配置される領域において前記第１トランジスタのゲート電極の配列方向である第１方向の端に隣接して設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第１電源線を前記第２電源線に接続する第２トランジスタと、
    前記第２トランジスタが配置される領域において前記第１トランジスタと反対側に隣接して設けられるエンドキャップと、
    を有する半導体装置。
  7. 前記電源スイッチ領域は、前記第１領域の周囲に環状に設けられ、
    前記第１領域において前記第１方向の両端に隣接して配置される前記第２トランジスタおよび前記エンドキャップを含む前記電源スイッチ回路は、前記第１トランジスタにおける前記第１方向の両側に設けられた前記第２トランジスタと前記エンドキャップとを有する
    請求項６に記載の半導体装置。
  8. 前記電源スイッチ領域は、前記第１領域において前記第１方向と直交する第２方向に隣接して設けられ、
    前記電源スイッチ領域において前記第１方向の両端に配置される前記電源スイッチ回路は、前記第１方向に沿って配置される前記第２トランジスタおよび前記エンドキャップを含み、
    前記電源スイッチ領域において前記第１方向の両端に配置される前記電源スイッチ回路を除く前記電源スイッチ回路は、前記第１方向に沿って配置される前記第２トランジスタおよび前記エンドキャップを含まない
    請求項６に記載の半導体装置。
  9. 前記第１トランジスタおよび前記第２トランジスタは、ｆｉｎＦＥＴである
    請求項１ないし請求項８のいずれか１項に記載の半導体装置。
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